JPS6145625A - デジタルタイミング波形を生じるための回路およびプログラム可能なイベント発生器 - Google Patents
デジタルタイミング波形を生じるための回路およびプログラム可能なイベント発生器Info
- Publication number
- JPS6145625A JPS6145625A JP60151195A JP15119585A JPS6145625A JP S6145625 A JPS6145625 A JP S6145625A JP 60151195 A JP60151195 A JP 60151195A JP 15119585 A JP15119585 A JP 15119585A JP S6145625 A JPS6145625 A JP S6145625A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- programmable
- word
- response
- event generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一般にディジタルタイミング波形を生じるため
の装置に関し、特に複雑なディジタルタイミング波形を
生じるための汎用目的のタイミング信号発生器に関する
ものである。
の装置に関し、特に複雑なディジタルタイミング波形を
生じるための汎用目的のタイミング信号発生器に関する
ものである。
１１【１
タイミング波形または信号は、データの処理を制御する
ために広範な種々のディジタルシステムにおいて用いら
れる。たとえば、コンピュータメモリシステムは、通常
はメモリ、バスバッフ１゜エラー検知と訂正のユニット
、およびメモリタイミンクコントローラのような成分を
有し、メモリタイミングコントローラは正確にデータを
読出し書込しかつ訂正するために正確なタイミング波形
を用％ＩＸなければならない。１つのコンピュータメモ
リシステムは、たとえば特定の応用またはそれぞれの利
用に依存するもう１つのコンピュータメモリシステムと
異なったタイミング波形を必要としよう。
ために広範な種々のディジタルシステムにおいて用いら
れる。たとえば、コンピュータメモリシステムは、通常
はメモリ、バスバッフ１゜エラー検知と訂正のユニット
、およびメモリタイミンクコントローラのような成分を
有し、メモリタイミングコントローラは正確にデータを
読出し書込しかつ訂正するために正確なタイミング波形
を用％ＩＸなければならない。１つのコンピュータメモ
リシステムは、たとえば特定の応用またはそれぞれの利
用に依存するもう１つのコンピュータメモリシステムと
異なったタイミング波形を必要としよう。
タイミング波形を生じるために用いられてきた従来のｆ
ｉｌは、遅延ラインとして知られている。
ｉｌは、遅延ラインとして知られている。
餞型的には、遅延ラインは、ラインに沿ってシリーズに
なっている互いに隔てられた複数の出力タップを有して
いる。一般に動作におい象、入力信号は遅延ラインを通
して伝送され、各タップにおいて出力タイミング信号が
受取られる。各出力タイミング信号は入力信号に同期し
ているが、入力信号が受取られるときに関して遅延され
ている。
なっている互いに隔てられた複数の出力タップを有して
いる。一般に動作におい象、入力信号は遅延ラインを通
して伝送され、各タップにおいて出力タイミング信号が
受取られる。各出力タイミング信号は入力信号に同期し
ているが、入力信号が受取られるときに関して遅延され
ている。
遅延ラインについての１つの問題は、工“ラーが累積的
となり得ることである。すなわち、もしタップのシリー
ズ中の最初のタップに遅延エラーが存在すれば、このエ
ラーは遅延された入力信号が後に続くタップにおいてタ
イミング信号として取出されるときに累積するであろう
。さらに、遅延ラインは製造するのが比較的高価な装置
である。
となり得ることである。すなわち、もしタップのシリー
ズ中の最初のタップに遅延エラーが存在すれば、このエ
ラーは遅延された入力信号が後に続くタップにおいてタ
イミング信号として取出されるときに累積するであろう
。さらに、遅延ラインは製造するのが比較的高価な装置
である。
この理由の〜部は正確な遅延を生″じるためにタップを
相互に調節する必要性から生じる。
相互に調節する必要性から生じる。
遅延ラインについてのさらにもう１つの問題は、それぞ
れのタップにおいて出力されるタイミング信号は常に入
力信号と類似していることである。
れのタップにおいて出力されるタイミング信号は常に入
力信号と類似していることである。
すなわち、これらのタイミング信号は入力信号と同じで
あって単に遅延されているだけであり、出力された信号
のタイミングエツジ、すなわち立ち上がりまたは立ち下
がりのエツジは入力信号のタイミングエツジと関係付け
られている。これは、タイミングエツジが入力信号のタ
イミングエツジとそのように関係付けられていない合成
されたタイミング信号を必要とする多くのディジタルシ
ステムに関して不都合である。タイミング信号は遅延ラ
インのタップから出力された信号を組合わせロジック回
路へ接続することによって合成することができ、その組
合わせロジック回路は必要な合成されたタイミング信号
を生じるようにこれらの出力信号を論理的に組合わせる
。しかし、組合わせロジック回路の使用は全体的なタイ
ミング信号発生器のコストを増大させ、さらに望ましか
らざることに、入力信号が遅延ラインによって受取られ
るときに関してそれらの合成されたタイミング信号が出
力される速度を低下させる。
あって単に遅延されているだけであり、出力された信号
のタイミングエツジ、すなわち立ち上がりまたは立ち下
がりのエツジは入力信号のタイミングエツジと関係付け
られている。これは、タイミングエツジが入力信号のタ
イミングエツジとそのように関係付けられていない合成
されたタイミング信号を必要とする多くのディジタルシ
ステムに関して不都合である。タイミング信号は遅延ラ
インのタップから出力された信号を組合わせロジック回
路へ接続することによって合成することができ、その組
合わせロジック回路は必要な合成されたタイミング信号
を生じるようにこれらの出力信号を論理的に組合わせる
。しかし、組合わせロジック回路の使用は全体的なタイ
ミング信号発生器のコストを増大させ、さらに望ましか
らざることに、入力信号が遅延ラインによって受取られ
るときに関してそれらの合成されたタイミング信号が出
力される速度を低下させる。
発明の概要
本発明はトリガ信号に応答してディジタルタイミング波
形を生じるための装置を含み、その装置はディジタルタ
イミング波形に対応するデータワードを含むワードをス
トアして出力するための手段と、それらのワードを出力
するためにストアして出力する手段を制御するためにト
リガ信号に応答する手段とを備えている。本発明によれ
ば、データワードの出力をストアして制御することによ
って、多数の複雑で異なったタイミング波形が、成る与
えられたディジタルシステムに必要なタイミングを生じ
るように合成され得る。さらに、夕 ゛イミング波
形はトリガ信号へ合成することができるが、前者は後者
に類似する必要がない。すなわち、たとえば本発明の装
置は、ディジタルタイミング波形を生じるために、遅延
ラインまたは組合わせロジック回路に接続された遅延ラ
インに置き換わるように用いることができる。
形を生じるための装置を含み、その装置はディジタルタ
イミング波形に対応するデータワードを含むワードをス
トアして出力するための手段と、それらのワードを出力
するためにストアして出力する手段を制御するためにト
リガ信号に応答する手段とを備えている。本発明によれ
ば、データワードの出力をストアして制御することによ
って、多数の複雑で異なったタイミング波形が、成る与
えられたディジタルシステムに必要なタイミングを生じ
るように合成され得る。さらに、夕 ゛イミング波
形はトリガ信号へ合成することができるが、前者は後者
に類似する必要がない。すなわち、たとえば本発明の装
置は、ディジタルタイミング波形を生じるために、遅延
ラインまたは組合わせロジック回路に接続された遅延ラ
インに置き換わるように用いることができる。
実施例の−な 明
第１図は、全体として１２で示された複数の出力ライン
上で全体としてＴで示された複数のディジタルタイミン
グ波形を生じるための装置１０を示している。これらの
タイミング波形下は、入力ライン１４上のトリガ信号Ｔ
ＲＪＧに応答して発生される。第２図に示されているよ
うに、本発明はそれぞれ１２の並列な出力ライン１２上
への１２のタイミング波形Ｔ。−ＴＩ＋の発生について
述べられるが、本発明の原理は並列またはシリーズにあ
る任意の数のライン１２上に任意の数のりｆ１＋−フ イミング波形Ｔを生じるために用いることができる。さ
らに第２図は、後述されるように、装置１０によって発
生され得る多くの異なったタイミング波形Ｔｏ−Ｔ１．
のただ１つの例を示している。
上で全体としてＴで示された複数のディジタルタイミン
グ波形を生じるための装置１０を示している。これらの
タイミング波形下は、入力ライン１４上のトリガ信号Ｔ
ＲＪＧに応答して発生される。第２図に示されているよ
うに、本発明はそれぞれ１２の並列な出力ライン１２上
への１２のタイミング波形Ｔ。−ＴＩ＋の発生について
述べられるが、本発明の原理は並列またはシリーズにあ
る任意の数のライン１２上に任意の数のりｆ１＋−フ イミング波形Ｔを生じるために用いることができる。さ
らに第２図は、後述されるように、装置１０によって発
生され得る多くの異なったタイミング波形Ｔｏ−Ｔ１．
のただ１つの例を示している。
また、第２図は信号ＴＲｒＧの１つの極性を実線で表わ
しており、信号ＴＲＩＧのもう１つの極性を破線で表わ
している。信号ＴＲＩＧの各極性に関して、立ち上がり
エツジＬＥと立ち下がりエツジＴＥが存在する。後述さ
れるように、装＠１０は信号ＴＲＩＧのいずれかの極性
に応答することができ、立ち上がりエツジＬＥはタイミ
ング波形Ｔ。−Ｔ１１の発生を開始する。さらに、第２
図はタイミング波形Ｔ。−ＴＩ＋が立ち下がりエツジＴ
Ｅの発生に続いて連続して発生されるように示している
が、装置１０はタイミング波形Ｔ。
しており、信号ＴＲＩＧのもう１つの極性を破線で表わ
している。信号ＴＲＩＧの各極性に関して、立ち上がり
エツジＬＥと立ち下がりエツジＴＥが存在する。後述さ
れるように、装＠１０は信号ＴＲＩＧのいずれかの極性
に応答することができ、立ち上がりエツジＬＥはタイミ
ング波形Ｔ。−Ｔ１１の発生を開始する。さらに、第２
図はタイミング波形Ｔ。−ＴＩ＋が立ち下がりエツジＴ
Ｅの発生に続いて連続して発生されるように示している
が、装置１０はタイミング波形Ｔ。
−Ｔｌ １のその後の発生を禁止するように立ち下がり
エツジに応答してもよい。
エツジに応答してもよい。
１つの特定の実施例において、装置１ｆ１０はプログラ
ム可能なイベント発生器１６であり、タイミング波形Ｔ
。−Ｔ１１の各パルスは発生器１６が用いられ得る全体
的なシステム〈図示せず）において起こるべきイベント
に対応する。発生器１６は、ライン１２上にタイミング
波形Ｔ、−Ｔ、。
ム可能なイベント発生器１６であり、タイミング波形Ｔ
。−Ｔ１１の各パルスは発生器１６が用いられ得る全体
的なシステム〈図示せず）において起こるべきイベント
に対応する。発生器１６は、ライン１２上にタイミング
波形Ｔ、−Ｔ、。
を出力するために１８で全体的に示されたステートマシ
ン手段を含み、さらにタイミング波形Ｔ。
ン手段を含み、さらにタイミング波形Ｔ。
Ｔｓ１を出力するようにライン１４上の信号ＴＲＩＧに
応答してステートマシン手段１８を制御するために２０
で全体的に示された制御手段を含んでいる。プログラム
可能なイベント発生器１６はタイミング波形下。−Ｔｌ
＋の出力を初期設定するためにスデートマシン手ｆｉｊ
１８へ接続されて２２で全体的に示された初期設定手
段をも含んでいる。
応答してステートマシン手段１８を制御するために２０
で全体的に示された制御手段を含んでいる。プログラム
可能なイベント発生器１６はタイミング波形下。−Ｔｌ
＋の出力を初期設定するためにスデートマシン手ｆｉｊ
１８へ接続されて２２で全体的に示された初期設定手
段をも含んでいる。
ステートマシン手段１８は、複数のワードＷをストアす
る！こめにプログラム可能な読出専用メモリ（ＦＲＯＭ
＞２６のようなアドレス可能なメモリ２４を有している
。たとえば、Ｆ ＲＯＭ ２６は各々１８ピツト長さの
３２ワードＷをストアすることができる。−例として、
第３図は各ワードの内容を示しており、それは１２ビツ
トのデータワードＤＷ、５ビットの次アドレスワードＮ
ＡＷ。
る！こめにプログラム可能な読出専用メモリ（ＦＲＯＭ
＞２６のようなアドレス可能なメモリ２４を有している
。たとえば、Ｆ ＲＯＭ ２６は各々１８ピツト長さの
３２ワードＷをストアすることができる。−例として、
第３図は各ワードの内容を示しており、それは１２ビツ
トのデータワードＤＷ、５ビットの次アドレスワードＮ
ＡＷ。
および１ビツトの停止ワードｓＷを含んでいる。
データワードＤＷの１２のビットは、それぞれ並列な出
力ライン１２上に発生された１２のタイミング波形Ｔ。
力ライン１２上に発生された１２のタイミング波形Ｔ。
−Ｔ１１に対応する。次アドレスワードＮＡＷは、ＰＲ
ＯＭ２６内にストアされる任意の他のワードへのアドレ
スを規定する。停止ワードＳＷは、もし１つの論理レベ
ル、たとえば論理１にあれば、タイミング波形Ｔ。−Ｔ
ｓ、の発生を停止または禁止するために用いられ、これ
はさらに後述される。この代わりに、前述のように、信
号ＴＲＩＧの立も下がりエツジＴＥがタイミング波形Ｔ
。−Ｔ’＋Ｉをそのように禁止するために 、用いられ
てもよい。
ＯＭ２６内にストアされる任意の他のワードへのアドレ
スを規定する。停止ワードＳＷは、もし１つの論理レベ
ル、たとえば論理１にあれば、タイミング波形Ｔ。−Ｔ
ｓ、の発生を停止または禁止するために用いられ、これ
はさらに後述される。この代わりに、前述のように、信
号ＴＲＩＧの立も下がりエツジＴＥがタイミング波形Ｔ
。−Ｔ’＋Ｉをそのように禁止するために 、用いられ
てもよい。
再び第１図を参照して、各データワードＤＷと次アドレ
スワードＮＡＷは出力ライン２８でＰＲＯＭ２６から読
出されるが、理由ワードＳＷは出力ライン３０でＲＰＯ
Ｍ ２６から読出される。記憶レジスタ３２は、ＰＲＯ
Ｍ２６内にストアされた任意の１つのワードＷのデータ
ワードＤＷと次アドレスワードＮＡＷを受取って一時的
にストアするために、ライン２８へ接続されている。記
憶レジスタ３２は、同じ数の出力ドライバ３８を介して
ぞれぞれライン１２へ接続されている１２の並列なライ
ン３６上にデータワードＤＷを出力するために、ライン
３４上の内部クロックＩ ＣＬＫによってクロックされ
る。記憶レジスタ３２はまた、Ｐ ＲＯＭ ２６内にス
トアされたもう１つのワードＷをアドレスするために、
ライン４０上に次アドレスワードＮＡＷを出力する。記
憶レジスタ３２を用いる１つの理由は、ライン３６とラ
イン４０Ｊ二に記憶されたよｌこはバグリッチフリー（
ｃｎｒｔｃｈ −ｆｒｅｅ） ” ノ出ツノを生じルコ
とテアル。
スワードＮＡＷは出力ライン２８でＰＲＯＭ２６から読
出されるが、理由ワードＳＷは出力ライン３０でＲＰＯ
Ｍ ２６から読出される。記憶レジスタ３２は、ＰＲＯ
Ｍ２６内にストアされた任意の１つのワードＷのデータ
ワードＤＷと次アドレスワードＮＡＷを受取って一時的
にストアするために、ライン２８へ接続されている。記
憶レジスタ３２は、同じ数の出力ドライバ３８を介して
ぞれぞれライン１２へ接続されている１２の並列なライ
ン３６上にデータワードＤＷを出力するために、ライン
３４上の内部クロックＩ ＣＬＫによってクロックされ
る。記憶レジスタ３２はまた、Ｐ ＲＯＭ ２６内にス
トアされたもう１つのワードＷをアドレスするために、
ライン４０上に次アドレスワードＮＡＷを出力する。記
憶レジスタ３２を用いる１つの理由は、ライン３６とラ
イン４０Ｊ二に記憶されたよｌこはバグリッチフリー（
ｃｎｒｔｃｈ −ｆｒｅｅ） ” ノ出ツノを生じルコ
とテアル。
しかし、もしグリッチフリーの出力が必要でなければ記
憶レジスタ３２は用いられる必要がなく、各データワー
ドＤＷはＰＲＯＭ２６から直接ライン３６上ヘクロツク
され、各次アドレスワードＮＡＷはライン４０上にクロ
ックされる。
憶レジスタ３２は用いられる必要がなく、各データワー
ドＤＷはＰＲＯＭ２６から直接ライン３６上ヘクロツク
され、各次アドレスワードＮＡＷはライン４０上にクロ
ックされる。
ステートマシン手段１８はまた、次アドレスワードＮＡ
Ｗを受取るためにライン４０へ接続されたアドレス入力
、初期設定手段２２からスター１ヘアドレスワードＳ
Ａ Ｗを受取るためにライン４４へ接続されたもう１つ
のアドレス入力、およびアドレスデコーダ４８へ接続さ
れるライン４６に接続された出力を有するマルチプレク
サ４２を含む。
Ｗを受取るためにライン４０へ接続されたアドレス入力
、初期設定手段２２からスター１ヘアドレスワードＳ
Ａ Ｗを受取るためにライン４４へ接続されたもう１つ
のアドレス入力、およびアドレスデコーダ４８へ接続さ
れるライン４６に接続された出力を有するマルチプレク
サ４２を含む。
マルチプレクサ４２はまた、信号ＭＵＸＳＥＬを運ぶラ
イン５０へ接続された選択入力を有している。マルチプ
レク＋ｊ４２はライン４０またはライン４４のいずれか
をライン４６へ接続するために信号Ｍ Ｕ Ｘ Ｓ Ｅ
Ｌに応答し、そしてライン４６はスタートアドレスワ
ードＳＡＷまたは次アドレスワードＮＡＷのいずれかを
運び、これはさらに後述される。アドレスデコーダ４８
は、ＰＲＯＭ２６内にストアされたワードＷをアクセス
するために、ライン４６上のスタートアドレスワードＳ
ＡＷまたは次アドレスワードＮＡＷをデコードし、次に
そのワードＷはライン２８とライン３０上に読出される
。
イン５０へ接続された選択入力を有している。マルチプ
レク＋ｊ４２はライン４０またはライン４４のいずれか
をライン４６へ接続するために信号Ｍ Ｕ Ｘ Ｓ Ｅ
Ｌに応答し、そしてライン４６はスタートアドレスワ
ードＳＡＷまたは次アドレスワードＮＡＷのいずれかを
運び、これはさらに後述される。アドレスデコーダ４８
は、ＰＲＯＭ２６内にストアされたワードＷをアクセス
するために、ライン４６上のスタートアドレスワードＳ
ＡＷまたは次アドレスワードＮＡＷをデコードし、次に
そのワードＷはライン２８とライン３０上に読出される
。
したがって、ステートマシン手段１８の動作を一般的に
述べるために、ＰＲＯＭ２６はワードＷでプログラムさ
れていると仮定ジーる。さらに後述されるように、マル
チプレクサ４２はまずライン４４をライン４６へ接続し
、そしてアドレスデコ−ダ４８はＰＲＯＭ２６内の最初
のまたはスタートのワードＷをアクセスするためにＳＡ
Ｗによって規定される゛スタートアドレス″をデコード
する。次に、記憶レジスタ３２がライン３４上の内部ク
ロックＩ ＣＬＫのパルスによってクロックされるとき
、次アドレスワードＮＡＷとデータワードＤＷはライン
２８を介して記憶レジスタ３２内へ一時的にストアされ
、停止ワードＳＷはライン３０上に出力される。すなわ
ち、この最初のワードＷのデータワードＤＷはライン３
６上に出力されてライン１２上にドライブされ、そして
タイミング波形Ｔ、−Ｔ、、のそれぞれのパルスがデー
タワードＤＷの１２ビツトの論理１ま１ｃは論理０のス
テートに従って発生される。
述べるために、ＰＲＯＭ２６はワードＷでプログラムさ
れていると仮定ジーる。さらに後述されるように、マル
チプレクサ４２はまずライン４４をライン４６へ接続し
、そしてアドレスデコ−ダ４８はＰＲＯＭ２６内の最初
のまたはスタートのワードＷをアクセスするためにＳＡ
Ｗによって規定される゛スタートアドレス″をデコード
する。次に、記憶レジスタ３２がライン３４上の内部ク
ロックＩ ＣＬＫのパルスによってクロックされるとき
、次アドレスワードＮＡＷとデータワードＤＷはライン
２８を介して記憶レジスタ３２内へ一時的にストアされ
、停止ワードＳＷはライン３０上に出力される。すなわ
ち、この最初のワードＷのデータワードＤＷはライン３
６上に出力されてライン１２上にドライブされ、そして
タイミング波形Ｔ、−Ｔ、、のそれぞれのパルスがデー
タワードＤＷの１２ビツトの論理１ま１ｃは論理０のス
テートに従って発生される。
また、次アドレスワードＮＡＷはライン４ｏによってマ
ルチプレクサ４２ヘフイードバツクされ、そのときそれ
はライン４ｏをライン４６へ接続するようにライン５０
上の信号ＭＬＪＸＳＥＬによってセットされている。し
たがって、アドレスデコーダ４８はＰＲＯＭ２６内にス
トアされたもう１つのワードＷをアクセスするために次
アドレスワードＮＡＷをデコードする。次に、内部クロ
ック［ＣＬＫの次のクロックパルスによって、この他の
ワードＷがＲＰＯＭから読出され、対応する次アドレス
ワードＮＡＷとデータワードＤＷが記憶レジスタ３２内
に一時的にストアされるが、停止ワードＳＷはライン３
０上に与えられる。したがって内部りＤツクＩ ＣＬ
Ｋのこの次のパルスに関して、タイミング波形下。−Ｔ
＋＋のパルスはデータワードＤＷのビットの論理１また
は論理Ｏに従ってドライバ３８によってライン１２上に
発生される。また、次アドレスワードＮ’Ａ Ｗはライ
ン４０を介してフィードバックされ、そしてもう１つの
ワードＷをアクセスすることによってプロセスを繰返す
ためにマルチプレクサ４２を通してライン４６上に接続
される。このプロセスは、たとえば論理１の停止ワード
ＳＷがライン３０ｆに発生されるまで、または信号ＴＲ
ＩＧの立ち下がりエツジＴＥがライン１４上に与えられ
るまで続き、これはさらに後述される。
ルチプレクサ４２ヘフイードバツクされ、そのときそれ
はライン４ｏをライン４６へ接続するようにライン５０
上の信号ＭＬＪＸＳＥＬによってセットされている。し
たがって、アドレスデコーダ４８はＰＲＯＭ２６内にス
トアされたもう１つのワードＷをアクセスするために次
アドレスワードＮＡＷをデコードする。次に、内部クロ
ック［ＣＬＫの次のクロックパルスによって、この他の
ワードＷがＲＰＯＭから読出され、対応する次アドレス
ワードＮＡＷとデータワードＤＷが記憶レジスタ３２内
に一時的にストアされるが、停止ワードＳＷはライン３
０上に与えられる。したがって内部りＤツクＩ ＣＬ
Ｋのこの次のパルスに関して、タイミング波形下。−Ｔ
＋＋のパルスはデータワードＤＷのビットの論理１また
は論理Ｏに従ってドライバ３８によってライン１２上に
発生される。また、次アドレスワードＮ’Ａ Ｗはライ
ン４０を介してフィードバックされ、そしてもう１つの
ワードＷをアクセスすることによってプロセスを繰返す
ためにマルチプレクサ４２を通してライン４６上に接続
される。このプロセスは、たとえば論理１の停止ワード
ＳＷがライン３０ｆに発生されるまで、または信号ＴＲ
ＩＧの立ち下がりエツジＴＥがライン１４上に与えられ
るまで続き、これはさらに後述される。
制御手段２０はプログラム可能なトリガ極性回路３２を
含み、それはライン１４′ｃ信号ＴＲＩＧを受取り、そ
れに応答して数種の制御信号の任意の１つを出力ライン
５４上に生じる。回路５２は極性ヒユーズＦ、と停止ト
リガヒユーズ第２を有している。もし゛″破断″されて
いなければ、ヒユーズＦ１は信号−ｒＲＩＧの１つの極
性の立ち、ＬがりエツジＬＥに応答するようにその回路
を能動化し、一方、もし破断またはプログラムされてい
れば、ヒユーズＦ 、は信号ＴＲＩＧの他方の極性の立
し４ＦがりエツジＬＥに応答するようにその回路５２を
能動化する。停止トリガヒユーズ第２がもし破断されて
いれば、それはタイミング波形Ｔ。
含み、それはライン１４′ｃ信号ＴＲＩＧを受取り、そ
れに応答して数種の制御信号の任意の１つを出力ライン
５４上に生じる。回路５２は極性ヒユーズＦ、と停止ト
リガヒユーズ第２を有している。もし゛″破断″されて
いなければ、ヒユーズＦ１は信号−ｒＲＩＧの１つの極
性の立ち、ＬがりエツジＬＥに応答するようにその回路
を能動化し、一方、もし破断またはプログラムされてい
れば、ヒユーズＦ 、は信号ＴＲＩＧの他方の極性の立
し４ＦがりエツジＬＥに応答するようにその回路５２を
能動化する。停止トリガヒユーズ第２がもし破断されて
いれば、それはタイミング波形Ｔ。
−ＴＩ’ｌの発生を禁止する！こめに信号−ｒＲＩＧの
立ち下がりエツジＴ［に応答するように回路５２を能動
化し：そうでなければ、その立ち下がりエツジＴ Ｅは
何の効果も持たない。信号ＴＲＩＧの立ち上がりエツジ
ＬＥに応答する回路５２はまた、以下に述べられる利用
のために出力ライン５６上にラッチ能動化信号を生じる
。
立ち下がりエツジＴ［に応答するように回路５２を能動
化し：そうでなければ、その立ち下がりエツジＴ Ｅは
何の効果も持たない。信号ＴＲＩＧの立ち上がりエツジ
ＬＥに応答する回路５２はまた、以下に述べられる利用
のために出力ライン５６上にラッチ能動化信号を生じる
。
制御手段２０はまた、停止ワードＳＷを運ぶライン３０
に接続された入力、内部クロックＩＣＬＫを運ぶライン
３４に接続された入力、およびトリガ極性回路５２によ
って発生された制御信号を運ぶライン５４に接続された
入力信号を有づ゛る制１１１１ｏシック回路５８を含む
。制御ロジック回路５８はライン５０上の信号Ｍ ｔＪ
Ｘ Ｅ Ｌとライン６０上の信号であるスタート／停
止を生じるために用いられる。制御ロジック回路５８は
フリップ７０ツブＦＦ、を有し、それはライン６０上の
信号スタート／停止を生じるためにライン５４上の制御
信号またはライン３０上の停止ワードＳＷに応答し、一
方、もう１つの７リツプ７０ツブＦ第２はライン５０上
に論理１の信号ＭｔＪＸＳＥＬを生じるためにライン３
４上の内部クロックＩ ＣＬＫによってクロックされ、
これはさらに後述される。
に接続された入力、内部クロックＩＣＬＫを運ぶライン
３４に接続された入力、およびトリガ極性回路５２によ
って発生された制御信号を運ぶライン５４に接続された
入力信号を有づ゛る制１１１１ｏシック回路５８を含む
。制御ロジック回路５８はライン５０上の信号Ｍ ｔＪ
Ｘ Ｅ Ｌとライン６０上の信号であるスタート／停
止を生じるために用いられる。制御ロジック回路５８は
フリップ７０ツブＦＦ、を有し、それはライン６０上の
信号スタート／停止を生じるためにライン５４上の制御
信号またはライン３０上の停止ワードＳＷに応答し、一
方、もう１つの７リツプ７０ツブＦ第２はライン５０上
に論理１の信号ＭｔＪＸＳＥＬを生じるためにライン３
４上の内部クロックＩ ＣＬＫによってクロックされ、
これはさらに後述される。
第４図に関連してさらに十分に説明されるプログラム可
能なクロック制御回路６２は、ライン３４上に内部クロ
ックＩＣＬＫを生じるためにライン６０上の信号スター
ト／停止によって制御される。クロック制御回路６２は
それぞれラインＣＬＫ ／ Ｘ ＋ とＸ２に接続され
た２つの入力を有し、それらはラインＣＬＫ／Ｘ、上の
外部基準クロックＣＬＫまたはラインＣＬ Ｋ／Ｘ 、
と×２を横切って接続されているクリスタル（図示せず
）からの外部基準クロックのいずれかを受取り、それか
ら内部クロックＩＣＬＫが発生される。プログラム可能
なクロック制御回路６２はライン６４によって外部キャ
パシタへ接続されており、プログラム可能なイベント発
生器１６が用いられ得る全体的なシステム（図示せず）
のためにシステムのタイミングを与えるようにシステム
クロックＣＬ ＫＯＬＩＴを出力ライン６６上に出力す
ることができる。
能なクロック制御回路６２は、ライン３４上に内部クロ
ックＩＣＬＫを生じるためにライン６０上の信号スター
ト／停止によって制御される。クロック制御回路６２は
それぞれラインＣＬＫ ／ Ｘ ＋ とＸ２に接続され
た２つの入力を有し、それらはラインＣＬＫ／Ｘ、上の
外部基準クロックＣＬＫまたはラインＣＬ Ｋ／Ｘ 、
と×２を横切って接続されているクリスタル（図示せず
）からの外部基準クロックのいずれかを受取り、それか
ら内部クロックＩＣＬＫが発生される。プログラム可能
なクロック制御回路６２はライン６４によって外部キャ
パシタへ接続されており、プログラム可能なイベント発
生器１６が用いられ得る全体的なシステム（図示せず）
のためにシステムのタイミングを与えるようにシステム
クロックＣＬ ＫＯＬＩＴを出力ライン６６上に出力す
ることができる。
したがって、制御手段２ｏの一般的な動作において、信
号ＴＲＩＧの立ち上がりエツジＬＥに応答して、プログ
ラム可能なトリが極性回路５２はライン５４上の制御信
号とライン５６上のラッチ能動化信号を生じる。ライン
５４上の制御信号に応答して、制御ロジック回路５８の
７リツプフ０ツブＦＦ、はライン６０上にたとえば論理
１である信号スター１へ／停止を生じ、ぞしてプログラ
ム可能なクロック制御回路６２は次にライン３４上の内
部クロックＩＣＬＫとともにライン６６上の信号ＣＬＫ
ＯＵＴを生じるように能動化される。
号ＴＲＩＧの立ち上がりエツジＬＥに応答して、プログ
ラム可能なトリが極性回路５２はライン５４上の制御信
号とライン５６上のラッチ能動化信号を生じる。ライン
５４上の制御信号に応答して、制御ロジック回路５８の
７リツプフ０ツブＦＦ、はライン６０上にたとえば論理
１である信号スター１へ／停止を生じ、ぞしてプログラ
ム可能なクロック制御回路６２は次にライン３４上の内
部クロックＩＣＬＫとともにライン６６上の信号ＣＬＫ
ＯＵＴを生じるように能動化される。
ライン３４上の内部クロックＩ ＣＬＫに応答して、制
御ロジック回路５８の７リツプフロツブＦ第２はライン
５０上に論理１の信号ＭＵＸＳＥＬを生じるように論理
１にクロックする。
御ロジック回路５８の７リツプフロツブＦ第２はライン
５０上に論理１の信号ＭＵＸＳＥＬを生じるように論理
１にクロックする。
さらに、適当なときに、制御ロジック回路５８の７リツ
プ７０ツブＦＦ、は、ライン３０上の論理１の停止ワー
ドＳＷに応答して、内部クロックＩＣＬＫの発生を停止
するためにライン６０上にたとえば論理、０の信号スタ
ート／停止を生じる。
プ７０ツブＦＦ、は、ライン３０上の論理１の停止ワー
ドＳＷに応答して、内部クロックＩＣＬＫの発生を停止
するためにライン６０上にたとえば論理、０の信号スタ
ート／停止を生じる。
この代わりに、もしそのようにプログラムされているな
らば、プログラム可能なトリガ極性回路５２はライン５
４上に制御信号を生じるように信号ＴＲＩＧの立ち下が
りエツジＴＥに応答し、そしてノリツブフロップＦＦ、
は内部クロックＩＣＬＫを禁止するために論理Ｏの信号
スタート／停止を生じるように応答する。
らば、プログラム可能なトリガ極性回路５２はライン５
４上に制御信号を生じるように信号ＴＲＩＧの立ち下が
りエツジＴＥに応答し、そしてノリツブフロップＦＦ、
は内部クロックＩＣＬＫを禁止するために論理Ｏの信号
スタート／停止を生じるように応答する。
初期設定手段２２はラッチ６８を有し、それは３つのそ
れぞれのライン７０で３つのビット長さＡｏ Ａ２の外
部から受取られたアドレスをラッチする。ラッチ６８は
ライン５６．トのラッチ能動化信号に応答して外部アド
レスＡＯ，Ａ２をラッチし、このラッチされたアドレス
を３つのライン７２でアドレスデコーダ７４へ出力する
。
れぞれのライン７０で３つのビット長さＡｏ Ａ２の外
部から受取られたアドレスをラッチする。ラッチ６８は
ライン５６．トのラッチ能動化信号に応答して外部アド
レスＡＯ，Ａ２をラッチし、このラッチされたアドレス
を３つのライン７２でアドレスデコーダ７４へ出力する
。
マツピングプログラム可能な読出専用メモリまたはＦＲ
ＯＭ７８のようなアドレス可能なメモリ７６は、ライン
４４上に読出され得る多数のスタートアドレスワードＳ
ＡＷをストアするために用いられる。たとえば、そのマ
ツピングＦＲＯＭ７６は、各々５ビツト長さの９つのス
タートアドレスワードＳＡＷをストアするための８×５
７ツビングＦＲＯＭ７８であってもよい。
ＯＭ７８のようなアドレス可能なメモリ７６は、ライン
４４上に読出され得る多数のスタートアドレスワードＳ
ＡＷをストアするために用いられる。たとえば、そのマ
ツピングＦＲＯＭ７６は、各々５ビツト長さの９つのス
タートアドレスワードＳＡＷをストアするための８×５
７ツビングＦＲＯＭ７８であってもよい。
初期設定手段２２の一般的な動作において、成る外部ア
ドレスＡ。−Ａ２がライン７０で受取られるとき、ラッ
チ６８はこのアドレスＡｏ Ａ２をライン７２上に出力
する。その結果、アドレスデコーダ７４はＦＲＯＭ７６
中の特定のスタートアドレスワードＳＡＷをアクセスす
るためにこのアドレスＡｏ Ａ２をデコードし、そして
このＳＡＷは次にライン４４上に読出される。
ドレスＡ。−Ａ２がライン７０で受取られるとき、ラッ
チ６８はこのアドレスＡｏ Ａ２をライン７２上に出力
する。その結果、アドレスデコーダ７４はＦＲＯＭ７６
中の特定のスタートアドレスワードＳＡＷをアクセスす
るためにこのアドレスＡｏ Ａ２をデコードし、そして
このＳＡＷは次にライン４４上に読出される。
プログラム可能なイベント発生器１６の全体的な動作に
おいて、ステートマシンＰＲＯＭ２６は３２までのワー
ドＷでプログラムされており、マツピングＦＲＯＭ７８
は８までのスタートアドレスワードＳＡＷでプログラム
されており、そしてプログラム可能なトリガ極性回路５
２は求められる極性の信号ＴＲＩＧの立ち上がりエツジ
ＬＥに応答するようにプログラムされているがタイミン
グ波形Ｔ。−ＴＭの発生を禁止するために信号ＴＲ■Ｇ
の立ち下がりエツジＴＥに応答するようにプログラムさ
れていないと仮定する。以下に述べられるように、プロ
グラム可能なクロック制御回路６２はラインＣＬＫ／Ｘ
、上の外部クロックＣＬＫに応答してたとえば１００Ｍ
Ｈｚまたは１０ｎｓ期間の内部り０ツクＩＣＬＫを生じ
るようにプログラムされでいるとも仮定する。さらに、
プログラム可能なイベント発生器１６はリセットされて
いて信号ＭＵＸＳＥＬが論理Ｏであり、そしてマルチプ
レクサ４２がライン４４をライン４６へ接続していると
仮定する。
おいて、ステートマシンＰＲＯＭ２６は３２までのワー
ドＷでプログラムされており、マツピングＦＲＯＭ７８
は８までのスタートアドレスワードＳＡＷでプログラム
されており、そしてプログラム可能なトリガ極性回路５
２は求められる極性の信号ＴＲＩＧの立ち上がりエツジ
ＬＥに応答するようにプログラムされているがタイミン
グ波形Ｔ。−ＴＭの発生を禁止するために信号ＴＲ■Ｇ
の立ち下がりエツジＴＥに応答するようにプログラムさ
れていないと仮定する。以下に述べられるように、プロ
グラム可能なクロック制御回路６２はラインＣＬＫ／Ｘ
、上の外部クロックＣＬＫに応答してたとえば１００Ｍ
Ｈｚまたは１０ｎｓ期間の内部り０ツクＩＣＬＫを生じ
るようにプログラムされでいるとも仮定する。さらに、
プログラム可能なイベント発生器１６はリセットされて
いて信号ＭＵＸＳＥＬが論理Ｏであり、そしてマルチプ
レクサ４２がライン４４をライン４６へ接続していると
仮定する。
したがって、動作において、まず外部アドレスＡｏ Ａ
２はライン７０でラッチ６８へ供給され、そしてアドレ
スデコーダ７４はマツピングＦＲＯＭ７８内の求められ
るスタートアドレスワードＳＥＷをアクセスするために
このアドレスＡ。−Ａ２をデコードする。その結果、こ
のスタートアドレスワードＳＡＷはライン４４−Ｅに読
出され、そしてマルチプレクサ４２を介してライン４６
上に読出され、このときのアドレスデコーダ４８はＰＲ
ＯＭ２６内にストアされた３２のワードＷの１つをアク
セスするめにこのＳＡＷをデコードする。
２はライン７０でラッチ６８へ供給され、そしてアドレ
スデコーダ７４はマツピングＦＲＯＭ７８内の求められ
るスタートアドレスワードＳＥＷをアクセスするために
このアドレスＡ。−Ａ２をデコードする。その結果、こ
のスタートアドレスワードＳＡＷはライン４４−Ｅに読
出され、そしてマルチプレクサ４２を介してライン４６
上に読出され、このときのアドレスデコーダ４８はＰＲ
ＯＭ２６内にストアされた３２のワードＷの１つをアク
セスするめにこのＳＡＷをデコードする。
次に、信号’Ｔ−ＲＩＧはプログラム可能なトリガ極性
回路５２へ与えられる。信号ＴＲＩＧの立ち上がりエツ
ジＬＥの発生によって、ライン５６上のラッチ能動化信
号が外部アドレスＡ。−Ａ２をラッチ６８内へラッチす
るために発生される。このラッチはストアされたアドレ
スＡ。−Ａ２を安定化し、そして安定化されたスタート
アドレスワードＳＡＷはＰＲＯＭ７８から読出されて、
安定化されたワードＷがＰＲＯＭ２６から読出される結
果どなる。このときまた、プログラム可能なトリガ極性
回路５２はライン５４上に制御信号を生じ、それはフリ
ップ７０ツブＦＦ、内にストアされて、ライン６０上に
論理１の信号スタート／停止が発生される結果となる。
回路５２へ与えられる。信号ＴＲＩＧの立ち上がりエツ
ジＬＥの発生によって、ライン５６上のラッチ能動化信
号が外部アドレスＡ。−Ａ２をラッチ６８内へラッチす
るために発生される。このラッチはストアされたアドレ
スＡ。−Ａ２を安定化し、そして安定化されたスタート
アドレスワードＳＡＷはＰＲＯＭ７８から読出されて、
安定化されたワードＷがＰＲＯＭ２６から読出される結
果どなる。このときまた、プログラム可能なトリガ極性
回路５２はライン５４上に制御信号を生じ、それはフリ
ップ７０ツブＦＦ、内にストアされて、ライン６０上に
論理１の信号スタート／停止が発生される結果となる。
論理１の信号スタート／停止に応答して、プログラム可
能なクロック制御回路６２はライン３４上に内部クロッ
クＴＣＬＫを生じ、それが記憶レジスタ３２をクロック
し、そしてタイミング波形１゛ｏ−Ｔ１１はレジスタ３
２内に現在ストアされているデータワードＤＷに従って
発生され始める。
能なクロック制御回路６２はライン３４上に内部クロッ
クＴＣＬＫを生じ、それが記憶レジスタ３２をクロック
し、そしてタイミング波形１゛ｏ−Ｔ１１はレジスタ３
２内に現在ストアされているデータワードＤＷに従って
発生され始める。
内部クロックＩＣＬＫはまた、論、理１を７リツプ７０
ツブＦ第２内ヘクロツクするために制御ロジック回路５
日へフィードバックされ、論理１の信号ＭＵＸＳＥＬが
マルチプレクサ４２をセットするためにライン５０上に
発生される。したがって、ここでマルチプレクサ４２は
ライン４０上の次アドレスワードＮＡＷをライン４６へ
接続する。次に、内部クロックＩＣＬＫの各クロックパ
ルスがライン３４上に発生されるとき、ワードＷがＰＲ
ＯＭ２６から読出され、データワードＤＷによるタイミ
ング波形Ｔ。−Ｔ１１の連続した発生および次アドレス
ワードＮＡＷによるもう１つのワードＷのアクレスの結
果となる。
ツブＦ第２内ヘクロツクするために制御ロジック回路５
日へフィードバックされ、論理１の信号ＭＵＸＳＥＬが
マルチプレクサ４２をセットするためにライン５０上に
発生される。したがって、ここでマルチプレクサ４２は
ライン４０上の次アドレスワードＮＡＷをライン４６へ
接続する。次に、内部クロックＩＣＬＫの各クロックパ
ルスがライン３４上に発生されるとき、ワードＷがＰＲ
ＯＭ２６から読出され、データワードＤＷによるタイミ
ング波形Ｔ。−Ｔ１１の連続した発生および次アドレス
ワードＮＡＷによるもう１つのワードＷのアクレスの結
果となる。
上記のプロセスは論理１の停止ワードＳＷがライン３０
上に与えられるまで続く。応答において、フリップ７０
ツブＦＦＩは論理Ｏの信号スタート／停止をライン６０
上に生じ、内部クロックＩＣＬＫが禁止される。その結
果、記憶レジスタ３２のクロッキングが停止し、タイミ
ング波形Ｔ。−Ｔ ＋＋は、プログラム可能なイベント
レジスタ１６がリセットされるまで、レジスタ３２内に
そのときストアされているデータワードＤＷに対応する
ステートに留まる結果となる。この代わりに、もしプロ
グラム可能なトリガ極性回路５２がそのようにプログラ
ムされているならば、信号ＴＲＩＧの立ち下がりエツジ
ＴＥの発生はライン５４上に制御信号が発生する結果と
なり、それに応答してフリップ７０ツブＦＦ＋は内部ク
ロックＩ Ｃｌ−Ｋを禁止するために論理Ｏの信号スタ
ート／停止を生じる。
上に与えられるまで続く。応答において、フリップ７０
ツブＦＦＩは論理Ｏの信号スタート／停止をライン６０
上に生じ、内部クロックＩＣＬＫが禁止される。その結
果、記憶レジスタ３２のクロッキングが停止し、タイミ
ング波形Ｔ。−Ｔ ＋＋は、プログラム可能なイベント
レジスタ１６がリセットされるまで、レジスタ３２内に
そのときストアされているデータワードＤＷに対応する
ステートに留まる結果となる。この代わりに、もしプロ
グラム可能なトリガ極性回路５２がそのようにプログラ
ムされているならば、信号ＴＲＩＧの立ち下がりエツジ
ＴＥの発生はライン５４上に制御信号が発生する結果と
なり、それに応答してフリップ７０ツブＦＦ＋は内部ク
ロックＩ Ｃｌ−Ｋを禁止するために論理Ｏの信号スタ
ート／停止を生じる。
第４図はプログラム可能なクロック制御回路６２の一実
施例のより詳細なブロック図を示している。この回路６
２はライン８２上に周波数信号を生じるためにたとえば
ラインＱＬＫ／Ｘ、上の外部的に与えられたクロックＣ
ＬＫに応答するフェーズロックループ８０の部分を含む
。フェーズロックループ８０はライン８２上に周波数信
号を生じる電圧制御される発振器８４を有し、それはた
とえば１００ＭＨｚの公称周波数で働くように設計され
ている。フェーズロックループ８０はまたたとえば５ま
たは１０のプログラム可能な乗数を有し、それは５また
は１０でフィードバック分周器８６をプログラムするこ
とによって与えられる。
施例のより詳細なブロック図を示している。この回路６
２はライン８２上に周波数信号を生じるためにたとえば
ラインＱＬＫ／Ｘ、上の外部的に与えられたクロックＣ
ＬＫに応答するフェーズロックループ８０の部分を含む
。フェーズロックループ８０はライン８２上に周波数信
号を生じる電圧制御される発振器８４を有し、それはた
とえば１００ＭＨｚの公称周波数で働くように設計され
ている。フェーズロックループ８０はまたたとえば５ま
たは１０のプログラム可能な乗数を有し、それは５また
は１０でフィードバック分周器８６をプログラムするこ
とによって与えられる。
すなわち、もしラインＣＬＫ／Ｘ、上の外部クロックＣ
ＬＫが１０ＭＨｚであれば、分周器８６はライン８２上
の１００ＭＨｚの信号を１０で分割してライン８８上に
１０ＭＨｚの信号を出力するようにプログラムされ、そ
の１．０Ｍ１−１ｚの信号は従来の７エーズロツクルー
ブの原理に従って位相コンパレータ９０によってライン
ＣＬＫ／ＸＩ上の１０Ｍ）−１ｚの信号と位相比較され
る。もし外部クロックＣＬ Ｋが２０ＭＨｚであれば、
分周器８６はライン８２上の１００ＭＨ２の信号を５で
分周するようにプログラムされて、位相比較の目的のた
めにライン８８上に２０ＭＨｚの信号を出力する。分周
器８６は、求められる乗数に依存して破断されまたは破
断されないヒユーズＦ３を設けることによって、プログ
ラムされ得る。
ＬＫが１０ＭＨｚであれば、分周器８６はライン８２上
の１００ＭＨｚの信号を１０で分割してライン８８上に
１０ＭＨｚの信号を出力するようにプログラムされ、そ
の１．０Ｍ１−１ｚの信号は従来の７エーズロツクルー
ブの原理に従って位相コンパレータ９０によってライン
ＣＬＫ／ＸＩ上の１０Ｍ）−１ｚの信号と位相比較され
る。もし外部クロックＣＬ Ｋが２０ＭＨｚであれば、
分周器８６はライン８２上の１００ＭＨ２の信号を５で
分周するようにプログラムされて、位相比較の目的のた
めにライン８８上に２０ＭＨｚの信号を出力する。分周
器８６は、求められる乗数に依存して破断されまたは破
断されないヒユーズＦ３を設けることによって、プログ
ラムされ得る。
プログラム可能なクロック信号回路６２はプログラム可
能な分周器９２をも有しており、それはライン３４ 、
にに内部クロックＩＣＬＫを生じるためにライン８２上
の１００ＭＨ２の信号を分周する。たとえば、プログラ
ム可能な分周器９２は２つのヒユーズＦ４とＦｓを有す
ることができ、それは破断されている場合または破断さ
れていない場合に分周器９２が４つの値の１つによって
ライン８２上の１００ＭＨ２の信号を分周するようにさ
せる。
能な分周器９２をも有しており、それはライン３４ 、
にに内部クロックＩＣＬＫを生じるためにライン８２上
の１００ＭＨ２の信号を分周する。たとえば、プログラ
ム可能な分周器９２は２つのヒユーズＦ４とＦｓを有す
ることができ、それは破断されている場合または破断さ
れていない場合に分周器９２が４つの値の１つによって
ライン８２上の１００ＭＨ２の信号を分周するようにさ
せる。
さらに、プログラム可能なクロック制御回路６２は、ラ
イン６６上に信号ＣＬＫＯＵＴを生じるために、ライン
８２上の１００Ｍｊ−１ｚの信号を分周するプログラム
可能な分周器９８を有している。
イン６６上に信号ＣＬＫＯＵＴを生じるために、ライン
８２上の１００Ｍｊ−１ｚの信号を分周するプログラム
可能な分周器９８を有している。
たとえば、分周器９８は５または１０でライン８２上の
１００ＭＨｚの信号を分周するためにヒユーズＦ６を有
している。ヒユーズＦ６が破断されていなければ、分周
器９８はたとえば２０ＭＨ２の信号ＣＬ Ｋ ＯＵ Ｔ
をライン６６上に出力するために５で分周し、一方、ヒ
ユーズＦ６が破断されていれば、分周器９８は１０ＭＨ
２の信号ＣＬＫＯＬＪＴを生じるために１０で分周する
。
１００ＭＨｚの信号を分周するためにヒユーズＦ６を有
している。ヒユーズＦ６が破断されていなければ、分周
器９８はたとえば２０ＭＨ２の信号ＣＬ Ｋ ＯＵ Ｔ
をライン６６上に出力するために５で分周し、一方、ヒ
ユーズＦ６が破断されていれば、分周器９８は１０ＭＨ
２の信号ＣＬＫＯＬＪＴを生じるために１０で分周する
。
また示されているように、フェーズロックループ８０の
一部、特に位相検知器９０の出力で発生された位相エラ
ー信号をストアするキャパシタＣは、フィルタ１００を
介してＶＣＯ８４をドライブするためにライン６４で外
部的に接続されている。キャパシタＣのこの外部接続の
理由は、全体的なプログラム可能なイベント発生器１６
が集積回路として形成され得るということである。しか
し、利点ではないが、従来の理由でキ１７パシタＣを集
積回路の一部どして含むことは可能である。
一部、特に位相検知器９０の出力で発生された位相エラ
ー信号をストアするキャパシタＣは、フィルタ１００を
介してＶＣＯ８４をドライブするためにライン６４で外
部的に接続されている。キャパシタＣのこの外部接続の
理由は、全体的なプログラム可能なイベント発生器１６
が集積回路として形成され得るということである。しか
し、利点ではないが、従来の理由でキ１７パシタＣを集
積回路の一部どして含むことは可能である。
プログラム可能なイベント発生器１６は、通常はプログ
ラムされていない状態で製造されてユーザに販売され得
る。すなわち、ＰＲＯＭ２６とＰＲＯＭ７８はワードＷ
とスタートアドレスワードＳＡＷでプログラムされてい
なくて、ヒユーズＦ、−Ｆ６は破断されていない。そし
て、ユーザはＩ〕ＲＯＭ ２６とＰＲＯＭ７８をプログ
ラムすることができ、前述のにうにプログラム可能なイ
ベント発生器１６を形成してタイミング波形Ｔ。−王、
１を生じるようにヒユーズＦ、−Ｆ、を選択的に破断し
得る。
ラムされていない状態で製造されてユーザに販売され得
る。すなわち、ＰＲＯＭ２６とＰＲＯＭ７８はワードＷ
とスタートアドレスワードＳＡＷでプログラムされてい
なくて、ヒユーズＦ、−Ｆ６は破断されていない。そし
て、ユーザはＩ〕ＲＯＭ ２６とＰＲＯＭ７８をプログ
ラムすることができ、前述のにうにプログラム可能なイ
ベント発生器１６を形成してタイミング波形Ｔ。−王、
１を生じるようにヒユーズＦ、−Ｆ、を選択的に破断し
得る。
第５図は、示されているように、ＰＲＯＭ２６とアドレ
スデコーダ４８をバイパスしてライン２８．３０．およ
びライン４６へ接続されたＰＲＯＭ２６−と関連するア
ドレスデコーダ１１１−８ ＝を伴なって製造されて販
売され得ることを除けば第１図と同じであるプログラム
可能なイベント発生器１６を示している。発生器１６は
、示されているように、マツピングＦＲＯＭ’７８とア
ドレスデコーダ７４をバイパスしてライン４４とライン
７２に接続されているテストマツピングＦＲＯＭ７８′
と対応するアドレスデコーダ７４′をも有している。こ
れらの付加的な成分を備える目的は、プログラミングに
先立って、発生器１６が上述のようにプログラムされた
かのような動作をシミュレートすることによって、プロ
グラム可能なイベント発生器１６をテストすることであ
る。実行しくｑる２つのテス１−は、全体的なプログラ
ム可能なイベント発生器１６の機能テストとフェーズロ
ックループ８０の高周波テストであり、これは今ここで
説明される。
スデコーダ４８をバイパスしてライン２８．３０．およ
びライン４６へ接続されたＰＲＯＭ２６−と関連するア
ドレスデコーダ１１１−８ ＝を伴なって製造されて販
売され得ることを除けば第１図と同じであるプログラム
可能なイベント発生器１６を示している。発生器１６は
、示されているように、マツピングＦＲＯＭ’７８とア
ドレスデコーダ７４をバイパスしてライン４４とライン
７２に接続されているテストマツピングＦＲＯＭ７８′
と対応するアドレスデコーダ７４′をも有している。こ
れらの付加的な成分を備える目的は、プログラミングに
先立って、発生器１６が上述のようにプログラムされた
かのような動作をシミュレートすることによって、プロ
グラム可能なイベント発生器１６をテストすることであ
る。実行しくｑる２つのテス１−は、全体的なプログラ
ム可能なイベント発生器１６の機能テストとフェーズロ
ックループ８０の高周波テストであり、これは今ここで
説明される。
たとえば、テストＰＲＯＭ２６−は、各々が１２ビット
データワードＤＷ−を有する１８ヒツト長さの６つのテ
ストワードＷ′（図示けず〉、５ビット次アドレスワー
ドＮＡＷ−，および１つの停止ワードＳＷ′が論理１を
有する１ビット停止ワードＳＷ−でプログラムされ得る
。テスト７ツビングＦＲＯＭ７８−は、たとえば各々が
３ピット長さの２つのスタートアドレスワード５ＡＷ−
（図示せず）でプログラムされる。
データワードＤＷ−を有する１８ヒツト長さの６つのテ
ストワードＷ′（図示けず〉、５ビット次アドレスワー
ドＮＡＷ−，および１つの停止ワードＳＷ′が論理１を
有する１ビット停止ワードＳＷ−でプログラムされ得る
。テスト７ツビングＦＲＯＭ７８−は、たとえば各々が
３ピット長さの２つのスタートアドレスワード５ＡＷ−
（図示せず）でプログラムされる。
プログラム可能なイベント発生器は、それがプログラム
された後に正しく働くか否かをテストするために１、フ
ェーズロックループ８０（第４図参照）をバイパスする
ように比較的遅いクロックがラインＣＬ Ｋ ／ Ｘ’
＋で用いられ、そうしてライン３４上に遅い内部クロッ
クＩＣＬＫを生じる。また、外部アドレスＡ。−Ａ２の
１つのビット、たとえばビットＡ。がアドレスデコーダ
７４とマツピングＦＲＯＭ７８をドライブオフするため
に非常に高い電圧でライン７０上に与えられ、一方、ビ
ットＡｓ Ａ２はアドレスデコーダ７４−を介してテ
ストマツピングＦＲＯＭ７８−をアドレスするためにそ
れらの通常の電圧状態にある。したがって、そのときに
信号−１−ＲＩ Ｇの立ち上がりエツジＬＥがライン１
４へ与えられるとき、データワードＤＷ−は前述のよう
に内部クロックＩＣＬＫによってセットされる低速瓜で
ライン１２上に出力され、そうしてテストタイミング波
形Ｔ’ｏ−Ｔ’、 、 （図示せず）が検知され得る
。論理１の停止ワードＳＷ−がライン３０上に発生され
るとき、プログラム可能なイベント発生器１６のこの動
作は停止する。すなわち、テストタイミング波形Ｔ′θ
−Ｔ′、１を検知してそれらが予想された波形下′ｏＴ
’＋＋であるか否かを決定することによって、プログラ
ム可能゛なイベント発生器１６の基本的機能がプログラ
ムされる前にテストされ得る。
された後に正しく働くか否かをテストするために１、フ
ェーズロックループ８０（第４図参照）をバイパスする
ように比較的遅いクロックがラインＣＬ Ｋ ／ Ｘ’
＋で用いられ、そうしてライン３４上に遅い内部クロッ
クＩＣＬＫを生じる。また、外部アドレスＡ。−Ａ２の
１つのビット、たとえばビットＡ。がアドレスデコーダ
７４とマツピングＦＲＯＭ７８をドライブオフするため
に非常に高い電圧でライン７０上に与えられ、一方、ビ
ットＡｓ Ａ２はアドレスデコーダ７４−を介してテ
ストマツピングＦＲＯＭ７８−をアドレスするためにそ
れらの通常の電圧状態にある。したがって、そのときに
信号−１−ＲＩ Ｇの立ち上がりエツジＬＥがライン１
４へ与えられるとき、データワードＤＷ−は前述のよう
に内部クロックＩＣＬＫによってセットされる低速瓜で
ライン１２上に出力され、そうしてテストタイミング波
形Ｔ’ｏ−Ｔ’、 、 （図示せず）が検知され得る
。論理１の停止ワードＳＷ−がライン３０上に発生され
るとき、プログラム可能なイベント発生器１６のこの動
作は停止する。すなわち、テストタイミング波形Ｔ′θ
−Ｔ′、１を検知してそれらが予想された波形下′ｏＴ
’＋＋であるか否かを決定することによって、プログラ
ム可能゛なイベント発生器１６の基本的機能がプログラ
ムされる前にテストされ得る。
前述のように、フェーズロックループはたとえば１００
ＭＨｚの高周波で動作する。し／＝がって、この高周波
動作をテストするために、適当な周波数のクリスタル（
図示せず）がラインＣＬ Ｋ／Ｘ１と×２に接続される
。次に、信号ＣＬ Ｋ ＯＵ Ｔは適切な周波数乗数が
フェーズロックループ８０によって実行されたか否かを
決定するために検知され得る。さらに、プログラム可能
なイベント発生器１６の全体的な高周波動作は、再びラ
イン１４へ非常に高電圧のビットＡｏを伴なったライン
７０上の外部アドレスＡ。−Ａ２を供給しかつ信号ＴＲ
ＩＧを供給することによってテストすることができ、そ
してライン１２上に出力されたテストタイミング波形下
。−丁４．が検知され得る。
ＭＨｚの高周波で動作する。し／＝がって、この高周波
動作をテストするために、適当な周波数のクリスタル（
図示せず）がラインＣＬ Ｋ／Ｘ１と×２に接続される
。次に、信号ＣＬ Ｋ ＯＵ Ｔは適切な周波数乗数が
フェーズロックループ８０によって実行されたか否かを
決定するために検知され得る。さらに、プログラム可能
なイベント発生器１６の全体的な高周波動作は、再びラ
イン１４へ非常に高電圧のビットＡｏを伴なったライン
７０上の外部アドレスＡ。−Ａ２を供給しかつ信号ＴＲ
ＩＧを供給することによってテストすることができ、そ
してライン１２上に出力されたテストタイミング波形下
。−丁４．が検知され得る。
本発明の好ましい実施例の先の記述は、図解と説明の目
的のためになされた。本発明を前述の形態そのものに限
定することは意図されておらず、多（の変更や修正が上
記の教示に照らして可能である。実施例は、意図される
特定の利用に適するような種々の実施例と種々の変更で
本発明を最良に当業者が利用できるように、発明の原理
とその実際的な応用を最良に説明するために選択されて
述べられた。本発明の範囲は特許請求の範囲によって限
定されるよう意図されている。
的のためになされた。本発明を前述の形態そのものに限
定することは意図されておらず、多（の変更や修正が上
記の教示に照らして可能である。実施例は、意図される
特定の利用に適するような種々の実施例と種々の変更で
本発明を最良に当業者が利用できるように、発明の原理
とその実際的な応用を最良に説明するために選択されて
述べられた。本発明の範囲は特許請求の範囲によって限
定されるよう意図されている。
第１図は本発明の一実施例のブロック図である。
第２図は第１図の実施例によって発生され得る多くのデ
ィジタルタイミング波形の一例を示すタイミング図であ
る。 第３図は本発明の原理に従って用いられるディジタルワ
ードの一例を示Ｙ０ 第４図は第１図の実施例のクロック制御回路のより詳細
なブロック図である。 第５図はテスト目的のために用いられる本発明の他の装
置のブロック図である。 図において、１０は複数のタイミング波形を生ずる装置
、１２は複数の出力ライン、１４は入力ライン、１６は
プログラム可能なイベント発生器、１８はステートマシ
ン手段、２０は制御手段、２２は初期設定手段、２４は
アドレス可能なメモリ、２６はＦＲＯＭ、２８．３０は
出力ライン、３２は記憶レジスタ、３４はライン、３６
は１２の並列なライン、３８は出力ドライバ、４０はラ
イン、４２はマルチプレクサ、４．４．４６はライン、
４８はアドレスデコーダ、５“Ｏはライン、５２はプロ
グラム可能なトリガ極性回路、５４は出力ライン、５８
は制御ロジック回路、６０はライン、６２はプログラム
可能なクロック制御回路、６４はライン、６６は出力ラ
イン、６８はラッチ、７０゜７２ばライン、７６はアド
レス可能なメモリ、７８はＰＲＯＭ、８０はフエ、−ズ
ロツクループ、８２はライン、８４はＶＣｏ、８６はフ
ィードバック分周器、８８はライン、９０は位相検知器
、９２．９８はプログラム可能な分周器、１００はフィ
ルタを示す。 なお各図において同一符号は同一内容または相当部分を
示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテツド
ィジタルタイミング波形の一例を示すタイミング図であ
る。 第３図は本発明の原理に従って用いられるディジタルワ
ードの一例を示Ｙ０ 第４図は第１図の実施例のクロック制御回路のより詳細
なブロック図である。 第５図はテスト目的のために用いられる本発明の他の装
置のブロック図である。 図において、１０は複数のタイミング波形を生ずる装置
、１２は複数の出力ライン、１４は入力ライン、１６は
プログラム可能なイベント発生器、１８はステートマシ
ン手段、２０は制御手段、２２は初期設定手段、２４は
アドレス可能なメモリ、２６はＦＲＯＭ、２８．３０は
出力ライン、３２は記憶レジスタ、３４はライン、３６
は１２の並列なライン、３８は出力ドライバ、４０はラ
イン、４２はマルチプレクサ、４．４．４６はライン、
４８はアドレスデコーダ、５“Ｏはライン、５２はプロ
グラム可能なトリガ極性回路、５４は出力ライン、５８
は制御ロジック回路、６０はライン、６２はプログラム
可能なクロック制御回路、６４はライン、６６は出力ラ
イン、６８はラッチ、７０゜７２ばライン、７６はアド
レス可能なメモリ、７８はＰＲＯＭ、８０はフエ、−ズ
ロツクループ、８２はライン、８４はＶＣｏ、８６はフ
ィードバック分周器、８８はライン、９０は位相検知器
、９２．９８はプログラム可能な分周器、１００はフィ
ルタを示す。 なお各図において同一符号は同一内容または相当部分を
示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテツド
Claims (27)
- （１）トリガ信号に応答してディジタルタイミング波形
を生じるための装置であって、前記装置は、 ａ）ディジタルタイミング波形に対応するデータワード
を含むワードをストアして出力するための手段と、 ｂ）ワードを出力するために、トリガ信号を受取りかつ
それに応答して、前記ストアして出力する手段を制御す
るための手段を備えたことを特徴とするディジタルタイ
ミング波形を生じるための装置。 - （２）ディジタルタイミング波形はトリガ信号に同期し
て発生されることを特徴とする特許請求の範囲第１項記
載の装置。 - （３）トリガ信号は１つの波形を有し、ディジタルタイ
ミング波形は必ずしもトリガ信号の波形に似ていないこ
とを特徴とする特許請求の範囲の第１項記載の装置。 - （４）ストアして出力するための前記手段はワードをス
トアするためのアドレス可能なメモリを含むことを特徴
とする特許請求の範囲第１項記載の装置。 - （５）前記アドレス可能なメモリはプログラム可能な読
出専用メモリであることを特徴とする特許請求の範囲第
４項記載の装置。 - （６）ストアして出力するための前記手段は、データワ
ードの任意の１つを一時的にストアして出力するために
、前記アドレス可能なメモリへ接続された記憶レジスタ
をさらに含むことを特徴とする特許請求の範囲第４項記
載の装置。 - （７）ワードの各々は次アドレスワードを含み、ストア
して出力するための前記手段はもう１つのデータワード
をアクセスするために次アドレスワードに応答して前記
アドレス可能なメモリをアドレスする手段をさらに含む
ことを特徴とする特許請求の範囲第４項記載の装置。 - （８）複数のスタートアドレスの任意の１つで前記アド
レス可能なメモリをアドレスする手段をさらに備えたこ
とを特徴とする特許請求の範囲第４項記載の装置。 - （９）前記アドレスする手段は、 ａ）スタートアドレスを識別する複数のス タートアドレスワードの任意の１つをストアして出力す
るためのもう１つのアドレス可能なメモリと、 ｂ）複数のスタートアドレスワードの１つ を出力するように他のアドレス可能なメモリをアクセス
するために外部アドレスを受取ってデコードするための
手段を含むことを特徴とする特許請求の範囲第８項記載
の装置。 - （１０）前記受取つて制御する手段は、 ａ）トリガ信号に応答してスタート信号を生じるための
手段と、 ｂ）前記ストアして出力する手段をスタート信号に応答
してクロックするようにクロックを生じるための手段を
含むことを特徴とする特許請求の範囲第１項記載の装置
。 - （１１）トリガ信号は立ち上がりと立ち下がりを有し、
前記受取って制御する手段は、 ａ）立ち上がりに応答してスタート信号を生じかつ立ち
下がりに応答して停止信号を生じるための手段と、 ｂ）前記ストアして出力する手段をクロックするために
スタート信号に応答してクロックを発生するためと停止
信号に応答してクロックを禁止するための手段を含むこ
とを特徴とする特許請求の範囲第１項記載の装置。 - （１２）ワードの少なくとも１つは少なくとも１つの停
止ワードをさらに含み、前記受取って制御する手段はデ
ータワードの出力を禁止するために前記ストアして出力
する手段を停止ワードに応答して制御することを特徴と
する特許請求の範囲第１項記載の装置。 - （１３）前記受取って制御する手段は前記ストアして出
力する手段をクロックするためにプログラムされた周波
数のクロックを生じるためのプログラム可能な手段を含
むことを特徴とする特許請求の範囲第１項記載の装置。 - （１４）トリガ信号に応答してディジタルタイミング波
形を生じるためのプログラム可能なイベント発生器であ
って、前記イベント発生器は、 ａ）ディジタルタイミング波形に対応する データワードを含むワードを与えるための第１のプログ
ラム可能でアドレス可能な手段を備え、前記第１のプロ
グラム可能でアドレス可能な手段は、ｉ）ワードをスト
アするための第１のアドレス可能なメモリと、 ｉｉ）データワードの任意の１つを一時的にストアして
出力するために前記第１のアドレス可能なメモリへ接続
された記憶レジスタとを含み、前記イベント発生器はさ
らに、 ｂ）複数のスタートアドレスの任意の１つ で前記第１のアドレス可能なメモリをアドレスするため
の第２のプログラム可能でアドレス可能な手段を備え、
前記第２のプログラム可能でアドレス可能な手段はスタ
ートアドレスを識別するスタートアドレスワードをスト
アするための第２のアドレス可能なメモリを含み、 前記イベント発生器はさらに、 ｃ）トリガ信号に応答して前記記憶レジスタをクロック
するための手段を備えたことを特徴とするプログラム可
能なイベント発生器。 - （１５）ワードの各１つはもう１つのデータワードをア
クセスするために次アドレスワードをさらに含み、前記
第１のプログラム可能でアドレス可能な手段はスタート
アドレスワードまたは次アドレスワードのいずれかを選
択する手段を含むことを特徴とする特許請求の範囲第１
４項記載のプログラム可能なイベント発生器。 - （１６）前記選択する手段はマルチプレクサを含むこと
を特徴とする特許請求の範囲第１５項記載のプログラム
可能なイベント発生器。 - （１７）前記第２のプログラム可能でアドレス可能な手
段は外部アドレスをラッチするためのラッチをさらに含
み、前記第２のアドレス可能なメモリはラッチされた外
部アドレスに応答してスタートアドレスワードを出力す
るために前記ラッチへ接続されていることを特徴とする
特許請求の範囲第１４項記載のプログラム可能なイベン
ト発生器。 - （１８）前記クロックする手段は、 ａ）トリガ信号に応答してスタート信号を生じるための
手段と、 ｂ）スタート信号に応答して内部クロックを生じるため
の手段とを含むことを特徴とする特許請求の範囲第１４
項記載のプログラム可能なイベント発生器。 - （１９）ワードの少なくとも１つは停止ワードをさらに
含み、トリガ信号は立ち下がりを有し、スタート信号を
生じるための前記手段は停止ワードまたは立ち下がりに
応答して停止信号をさらに発生し、前記内部クロック発
生手段は停止ワードに応答して内部クロックの発生を停
止することを特徴とする特許請求の範囲第１８項記載の
プログラム可能なイベント発生器。 - （２０）前記内部クロック発生手段はプログラム可能な
周波数で内部クロックを生じるようにプログラムし得る
ことを特徴とする特許請求の範囲第１８項記載のプログ
ラム可能なイベント発生器。 - （２１）トリガ信号は１つまたはもう１つの極性を有し
、前記スタート信号を発生する手段はトリガ信号のいず
れかの極性に応答するようにプログラムし得ることを特
徴とする特許請求の範囲第１８項記載のプログラム可能
なイベント発生器。 - （２２）前記第１のアドレス可能なメモリと前記第２の
アドレス可能なメモリはそれぞれプログラム可能な読出
専用メモリであることを特徴とする特許請求の範囲第１
４項記載のプログラム可能なイベント発生器。 - （２３）プログラム可能なイベント発生器のプログラミ
ングの前にプログラム可能なイベント発生器をテストす
るための手段をさらに備えたことを特徴とする特許請求
の範囲第１４項記載のプログラム可能なイベント発生器
。 - （２４）前記テストするための手段は、 ａ）テストデータワードをストアして前記 記憶レジスタへ出力するための第３のアドレス可能なテ
ストメモリと、 ｂ）前記第３のアドレス可能なテストメモリをアドレス
するために少なくとも１つのテストスタートアドレスワ
ードでストアするための第４のアドレス可能なテストメ
モリを含むことを特徴とする特許請求の範囲第２３項記
載のプログラム可能なイベント発生器。 - （２５）立ち上がりと立ち下がりを有する外部から供給
されるトリガ信号、外部から供給されるアドレス、およ
び外部から供給されるクロックに応答してディジタルタ
イミング波形を出力するために集積回路として形成され
たプログラム可能なイベント発生器であって、 前記イベント発生器は、 ａ）ディジタルタイミング波形を生じるた めのステートマシン手段を備え、前記ステートマシン手
段は、 ｉ）複数のワードをストアするための第１のアドレス可
能でプログラム可能な読出専用メモリ手段を備え、ワー
ドの各１つはディジタルタイミング波形に対応するデー
タワードともう１つのデータワードをアクセスするため
に次のアドレスワードとを有し、ワードの少なくとも１
つは停止ワードを有し、 前記ステートマシン手段はさらに、 ｉｉ）データワードと次アドレスワードを一時的にスト
アして出力するために前記第１のアドレス可能でプログ
ラム可能な読出専用メモリ手段に接続されていてクロッ
ク入力を有する記憶レジスタと、 ｉｉｉ）第１の入力、第２の入力、選択入力、および出
力を有するマルチプレクサとを含み、前記プログラム可
能なイベント発生器はさらに、ｂ）外部から与えられる
アドレスに応答して複数のスタートアドレスの任意の１
つを生じるための初期設定手段を備え、前記初期設定手
段は、ｉ）外部から供給されるアドレスを一時的にラッ
チするためのラッチと、 ｉｉ）外部から供給されてラッチされたアドレスに応答
して複数のスタートアドレスワードの任意の１つをスト
アして出力するための第２のアドレス可能でプログラム
可能な読出専用メモリ手段を含み、前記第１の入力は１
つのスタートアドレスワードを受取るために用いられ、
前記第２の入力は次アドレスワードを受取るために用い
られ、 前記プログラム可能なイベント発生器はさらに、ｃ）外
部から与えられたトリガ信号と外部から与えられたクロ
ック信号に応答して前記ステートマシン手段と前記初期
設定手段を制御するための制御手段を備え、前記制御手
段は ｉ）前記ラッチを能動化するように第１ の信号を生じるためと第２の信号を生じるために、外部
から供給されたトリガ信号の立ち上がりに応答するトリ
ガ回路手段と、 ｉｉ）第２の信号に応答して選択信号とス タート信号を生じるためと停止ワードに応答して停止信
号を生じるための制御ロジック回路手段を含み、前記選
択入力は選択信号を受取って、前記マルチプレクサは選
択信号の不在において前記第１のアドレス入力を前記出
力へ接続し、選択信号の存在において前記第２の入力を
前記出力へ接続し、 前記制御手段はさらに、 ｉｉｉ）外部から与えられるクロックに応答してプログ
ラムされた周波数で内部クロックを生じるためのプログ
ラム可能なクロック制御回路手段を含み、前記プログラ
ム可能なクロック制御回路手段はスタート信号に応答し
て能動化されかつ停止信号に応答して不能化され、前記
記憶レジスタの前記クロック入力は内部クロックを受取
ることを特徴とするプログラム可能なイベント発生器。 - （２６）前記トリガ回路手段はトリガ信号の立ち下がり
に応答して第３の信号を生じるようにプログラム可能で
あって、前記制御ロジック回路手段は第３の信号に応答
して停止信号を生じることを特徴とする特許請求の範囲
第２５項記載のプログラム可能なイベント発生器。 - （２７）前記プログラム可能なクロック制御回路手段は
プログラム可能なイベント発生器から外部的に出力され
るクロックアウト信号を生じるようにプログラムし得る
ことを特徴とする特許請求の範囲第２５項記載のプログ
ラム可能なイベント発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US628707 | 1984-07-09 | ||
| US06/628,707 US4719593A (en) | 1984-07-09 | 1984-07-09 | Apparatus for generating digital timing waveforms |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145625A true JPS6145625A (ja) | 1986-03-05 |
| JPH0535925B2 JPH0535925B2 (ja) | 1993-05-27 |
Family
ID=24519985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151195A Granted JPS6145625A (ja) | 1984-07-09 | 1985-07-08 | デジタルタイミング波形を生じるための回路およびプログラム可能なイベント発生器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4719593A (ja) |
| EP (1) | EP0168232B1 (ja) |
| JP (1) | JPS6145625A (ja) |
| AT (1) | ATE69658T1 (ja) |
| DE (1) | DE3584696D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9004269B2 (en) | 2011-01-13 | 2015-04-14 | Tsubakimoto Chain Company | Conveyor chain |
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