JPS6145524Y2

JPS6145524Y2 -

Info

Publication number: JPS6145524Y2
Application number: JP1977158809U
Authority: JP
Priority date: 1977-11-26
Filing date: 1977-11-26
Publication date: 1986-12-22
Also published as: JPS5484050U

Description

【考案の詳細な説明】本考案は、トランジスタを用いた直流電圧制御
形のスイツチング電源装置に関するものであり、
特に電源トランスを用いないライン直結で、大電
力を供給する電源に特に適したものである。

従来より、電源装置の小形化、高効率化のため
にトランジスタを用いたスイツチング電源方式が
採用されている。第１図はインバータトランスを
用いない従来の代表的なスイツチング電源装置を
示す。図において、１は商用交流電源、２は全波
整流平滑回路で、ダイオードブリツジ、チヨクコ
イル、コンデンサを用いて構成しており、電源１
の交流を全波整流して平滑し、その出力端に直流
電圧Viを得る。３はトランジスタチヨツパ回路
で、スイツチング用のトランジスタ４、トランジ
スタ４の保護用のスナバインダクター５、チヨー
クコイル６、コンデンサ７、フライホイール用の
ダイオード８を主回路とするチヨツパ回路であつ
て、前記直流電圧Viを入力として所望の直流出
力電圧Voを得ている。すなわち直流電圧Viを降
圧して、所望の直流出力電圧Voが得られる。１
０はチヨツパ制御回路、１１はトランジスタ４に
電力を供給するドライブ回路、１２はチヨツパ制
御回路１０及びドライブ回路１１のそれぞれの電
源回路に低電圧を供給する電源トランスである。
チヨツパ制御回路１０は、チヨツパ回路３よりの
直流出力電圧Voを検出して設定電圧Vsと比較
し、その差の信号に応じて、一定の周波数Ｆのも
とでパルス幅を制御するパルス幅制御回路１３を
有し、このパルス幅制御回路１３の出力によりド
ライブ回路１１のフオトカプラ１４を制御し、こ
れによりトランジスタ１５を介して、トランジス
タ４をドライブする。直流出力電圧Voは設定電
圧Vsと等しくなるように、常に前記のパルス幅
が修正される。このような動作において、トラン
ジスタ４のエミツタ電圧Ve、直流出力電圧Voを
第２図ａに示し、トランジスタ４のコレクタ電流
Ic、チヨークコイル６に流れるコイル電流Ilを第
２図ｂに示し、パルス幅制御回路１３の出力する
パルスを第２図ｃに示す。このｃに示すパルスが
ハイレベルのときトランジスタ４が導通となる。
なおトランジスタ４がオフのとき、コイル電流
ILはフライホイール用のダイオード８を通じて
流れる。

この従来例において、スイツチング用のトラン
ジスタ４は、１個で所定の周波数Ｆでオン、オフ
して大電力を制御することになるが、チヨークコ
イル６及びコンデンサ７をより小さくするために
周波数Ｆを高めようとしても、トランジスタ４の
スイツチング損失が増大し、許容損失の制限によ
り、周波数Ｆの上昇には制限がある。もちろん、
制御しうる電力の大きさもトランジスタ４によつ
て制限される。またこの従来例では、トランジス
タ４をドライブするためのドライブ回路１１は電
位的にトランジスタ４と同一となり、このためチ
ヨツパ制御回路１０との電気絶縁のために電源ト
ランス１２とフオトカプラ１４を用いている。ま
たトランジスタ４のベース電流を供給するため
に、それに相つた電流容量のトランジスタ１５等
が使用されなければならない。

また、第１図に示す従来例の他に、従来例とし
ては、トランジスタ４の替りに、２個のトランジ
スタを並列接続して同時にオン、オフさせて許容
損失の問題をなくそうとするものが知られてい
る。さらに別の従来例としては、トランジスタ
４、チヨークコイル６、ダイオード８を１組と
し、これを複数組並列接続して、時分割により制
御し、第１図の従来例における許容損失、周波数
の拡大の点で問題を解決したり、パルストランス
により、各々のトランジスタをドライブして、電
源トランス１２やドライブ時の電流容量の問題を
解決したりするものが知られている。しかしなが
ら、この時分割による制御は、スイツチング用の
トランジスタ、チヨークコイル、フライホイール
用のダイオードの数が多く、また３分割以上の場
合は、その制御回路が極めて複雑になるなど、コ
スト面で極めて不利であつた。

更に第３図は他の従来例の構成図である。図に
おいて、１は商用交流電源、２は全波整流回路で
あり、これらは第１図の従来例と同構成である
が、トランジスタチヨツパ回路３において、互い
に並列接続されたスイツチング用のトランジスタ
４ａ，４ｂを用いる点が従来例と基本的に異な
る。１６は制御回路、１７は制御回路１６のため
の電源トランスである。１８は２相のパルスを出
力するパルス幅制御回路、１９，２０はパルス幅
制御回路の出力する２相のパルスによつて動作す
るトランジスタである。２１はトランジスタ４
ａ，４ｂをドライブするためのパルストランスで
あり、その１次巻線のセンタタツプP₂は制御回路
１６の直流電源の正極に接続し、他の２つの端子
P₁，P₃はそれぞれトランジスタ１９，２０のコレ
クタに接続している。パルストランス２１の２次
巻線のセンタタツプS₂は２つのトランジスタ４
ａ，４ｂの共通のエミツタに接続し、他の２つの
端子S₁，S₃はそれぞれ低抗２２，２４を介してト
ランジスタ４ａ，４ｂのそれぞれのベースに接続
している。抵抗２３及び２５はトランジスタ４
ａ，４ｂのそれぞれのベース−エミツタ間に接続
されている。

上記構成において、パルス幅制御回路１８は、
チヨツパ回路３の出力する直流出力電圧Voを検
出し、設定電圧Vsと比較し、その差に応じて一
定の周波数F₂のもとでパルス幅を制御し、かつ
このパルスは内蔵のフリツプフロツプの働きによ
り２つの出力部より交互にパルスを出力する。こ
の２相のパルスの幅は０゜〜180゜（一周期を360
゜とした時）となる。トランジスタ１９及び２０
は、２相のパルスにより交互に、制御されたパル
ス幅でオンする。

第４図にこの時の動作を示す。第４図ａ，ｂは
パルス幅制御回路１８の出力する２相のパルスで
あり、ａがトランジスタ１９、ｂがトランジスタ
２０に対応し、それぞれハイレベルでトランジス
タ１９，２０が導通となる。パルストランス２１
がこのようにトランジスタ１９，２０が動作する
と、その２次巻線のS₁−S₂間及びS₃−S₂間の電圧
はそれぞれ第４図ｃ，ｄのごとくなる。このとき
図の斜線の部分がトランジスタ４ａ，４ｂに電力
を供給することになり、この結果トランジスタ４
ａ，４ｂが交互に、かつ制御されたパルス幅でオ
ン、オフとなり、トランジスタ４ａ及び４ｂの共
通のエミツタの電圧Ve及び直流出力電圧Voは第
４図ｅの如くなる。直流出力電圧Voが設定電圧
Vsより大きいと、パルス幅制御回路１８の出力
する２相のパルスのパルス幅が小さくなり、設定
電圧Vsより低いと、パルス幅が大きくなつて、
常に直流出力電圧Voが設定電圧Vsとなるように
制御される。こうして、直流出力電圧Voは、整
流回路２で得られる電圧Viに対して０％より100
％まで制御可能となる。

しかしながらこの実施例において、トランジス
タ４ａまたは４ｂがオンの状態からオフさせる
時、トランジスタ４ａまたは４ｂのベースーエミ
ツタ間電圧はほとんどの場合ほぼ零ボルトであ
り、逆バイアスとなるのは一方のトランジスタが
オフとなると同時に他方がオンとなる時のみであ
る。このためトランジスタ４ａまたは４ｂの蓄積
時間（Strage−time）や降下時間（Fall−time）
がベースーエミツタ間電圧が逆バイアスの時に比
して大きくなる。その結果、トランジスタ４ａ，
４ｂのスイツチング時、特にオンからオフする時
に電力損失が発生し、効率の低下、放熱量の拡
大、トランジスタの定格増大等の不具合いが発生
するという面があつた。

そこで本考案は、第３図に示す実施例における
不具合い点を解消し、一層の小形軽量化、性能向
上を図り、コスト的にも優れたスイツチング電源
装置を提供するものである。

第５図は本考案に基づくスイツチング電源装置
の構成図である。図において、第３図と同一の記
号は、同一又は相当の要素を示す。

第５図において、第３図におけるパルストラン
ス２１の代りに、２つのパルストランス２６，２
７を用いて、トランジスタ４ａおよび４ｂのそれ
ぞれに対応して設けたものであり、２つのパルス
トランス２６，２７はそれぞれトランジスタ１９
及び２０により独立してドライブされる。他の構
成は第３図のものと同等である。

第６図はこの実施例における動作説明図であ
る。ａ，ｂはパルス幅制御回路１８の出力する２
相のパルスであり、ｃ，ｄはパルストランス２６
及び２７のそれぞれの２次巻線の出力電圧波形で
ある。ｃ，ｄの斜線の部分でトランジスタ４ａ及
び４ｂがそれぞれ導通する。ｅはトランジスタ４
ａ，４ｂのエミツタの電圧Veと、直流出力電圧
Voを示す。

第５図の構成において、トランジスタ１９及び
２０がオン状態からオフ状態となると、２次巻線
の電圧はトランジスタ４ａ，４ｂのベースーエミ
ツタ間に対して逆バイアスとなる。このため、ト
ランジスタ４ａ及び４ｂが導通状態からオフとな
る時、ベースが逆バイアスとなるから、トランジ
スタ４ａ，４ｂの蓄積時間（Strage−time）や、
降下時間（Fall−time）が小さくなり、スイツチ
ング時における損失が小さくなり、この分だけ効
率が良くなる。また、この逆バイアスにより、ト
ランジスタ４ａ，４ｂと並列接続された保護のス
ナバの構成を簡素化あるいはスナバを構成する素
子の容量を小さくしうる。

このように第５図に示す実施例は、トランジス
タ４ａ，４ｂをドライブするパルストランスが２
個必要となるが、容量的には第３図のパルストラ
ンス２１とほぼ同じであると共に、トランジスタ
４ａ，４ｂがオフ状態のとき常にベースーエミツ
タ間を逆バイアスさせて、スイツチング動作を速
くさせて効率を高め、あるいはスナバを簡素化し
うるなどの効果がある。

以上のように本考案に基づくスイツチング電源
装置は、トランジスタとパルストランスをそれぞ
れ２個用いて、トランジスタのスイツチング速度
を高めることにより、効率の向上を図ると共に、
使用トランジスタの選択度を広げたり、周波数を
高めて装置を小形、軽量化し、かつ制御回路用の
電源トランスを簡素化しうるなど、性能、形状、
コスト面で極めて良好な効果を達成しうるもので
ある。

【図面の簡単な説明】

第１図は従来のスイツチング電源装置の電気回
路図、第２図は第１図の回路の動作説明図、第３
図は他の従来のスイツチング電源装置の電気回路
図、第４図は第３図の回路の動作説明図、第５図
は本考案の一実施例を示す電気回路図、第６図は
第５図の回路の動作説明図である。１……商用交流電源、２……全波整流平滑回
路、３……チヨツパ回路、４ａ，４ｂ……スイツ
チング用のトランジスタ、６……チヨークコイ
ル、７……コンデンサ、８……フライホイール用
のダイオード、９……負荷、１６……制御回路、
１８……パルス幅制御回路、１９，２０……トラ
ンジスタ、２１，２６，２７……パルストラン
ス。

Claims

【実用新案登録請求の範囲】

適当なパルス幅のパルスによつてスイツチング
されるトランジスタで直流入力電圧をチヨツピン
グし平滑回路で平滑して直流出力電圧とするチヨ
ツパ回路と、パルストランスを介して前記トラン
ジスタに適当なパルス幅のパルスを印加するチヨ
ツパ制御回路とを備え、前記チヨツパ回路は２つ
のトランジスタを並列に接続し、前記２つのトラ
ンジスタに対応して２つのパルストランスを設
け、各パルストランスの１次巻線の一端は前記チ
ヨツパ制御回路の電源端子の一端に接続し、前記
１次巻線の他端はそれぞれスイツチング素子を介
して前記電源端子の他端に接続し、前記各パルス
トランスの２次巻線の一端は前記２つのトランジ
スタのエミツタに接続し、前期２次巻線の他端は
それぞれインピーダンス素子を介して前記２つの
トランジスタのベースに接続し、前記チヨツパ制
御回路は前記２つのトランジスタを交互にスイツ
チングするように構成したスイツチング電源装
置。