JPS6144335B2 - - Google Patents

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Publication number
JPS6144335B2
JPS6144335B2 JP6250779A JP6250779A JPS6144335B2 JP S6144335 B2 JPS6144335 B2 JP S6144335B2 JP 6250779 A JP6250779 A JP 6250779A JP 6250779 A JP6250779 A JP 6250779A JP S6144335 B2 JPS6144335 B2 JP S6144335B2
Authority
JP
Japan
Prior art keywords
transistor
stage
gate
signal
output conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP6250779A
Other languages
English (en)
Other versions
JPS55154632A (en
Inventor
Joji Murakami
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS55154632A publication Critical patent/JPS55154632A/ja
Publication of JPS6144335B2 publication Critical patent/JPS6144335B2/ja
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  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

【発明の詳細な説明】
本発明は、ｍ本の入力のうち何本がハイレベル
にあるかを検出し、ハイレベルにある入力本数０
〜ｍに対応した（ｍ＋１）本の線のうちの１本の
みをハイレベルとする回路（かゝる回路をこゝで
はレベルカウンタ回路という）に関する。 例えばマイクロプロセツサ等で直接命令してコ
ード変換をする場合や、高速乗算器において部分
積の和をとる場合等には、ｍ（ｍは０，１，２…
…の整数）本の入力のうち何本がハイレベルにあ
るかを検出し、出力することが必要になる。かゝ
るレベルカウンタ回路の機能はソフトウエアによ
つても実現することができるが、かなり多くのプ
ログラム数と実現時間を必要とする。例えば、
Shift Right Logical命令を有するマイクロプロ
セツサで上述の機能を実現しようとした場合、こ
の命令を実行した後、桁あふれ（右へシフトアウ
ト）してきたビツトが０か１かを判定して１の数
を順次カウントして行くことになる。これをプロ
グラムで表わすと概略次のようになる。 シフト：シフト ライト ロジカル ジヤンプ トウー カウント イフ シフト
アウト ビツト＝１ ジヤンプ トウー
エンド ジヤツジ カウント：アツド １ トウー カウンタ コ
ンテスト エンド ジヤツジ：デクレメント ザ コンテ
スト オブ ザ ビツト ナンバカウンタ ジヤンプ トウー エンド ルーチン イフ
ビツト ナンバ カウンタ＝０ ジヤンプ トウー シフト このプログラムは入力ビツト数ｍ本の場合、実
行時間として約6mt（ｔは１命令の平均実行時
間）を要する。 このハイレベルカウントをハードウエアで実現
すると、論理としては組合わせ論理をとることに
なる。例えば、ｍ＝３の場合を考えると、３本の
入力のうち０本、１本、２本、３本がハイレベル
である事を検出して、それぞれの本数に対応して
００，０１，０２，０３と名付けた出力がハイに
なるとすれば、入力をi1，i2，i3として、各出力
は次式のようになる。
【表】 〓…(1)
02＝i１￣・i２・i３＋i１・i２￣・i３＋i１・i２・i
３￣

Claims (1)

    【特許請求の範囲】
  1. １ 複数個のMOS電界効果トランジスタをツリ
    ー状に接続し、その初段トランジスタは電源の一
    端に接続すると共にそのゲートへは出力要求タイ
    ミング信号を加え、また２段目、３段目………の
    各トランジスタのゲートへは入力信号とその反転
    信号を加え、終段トランジスタは出力導体へ接続
    し、各トランジスタの接続点および出力導体へ該
    電源の他端からプリチヤージしそして各トランジ
    スタのゲートへ前記信号を加えてハイ、ローレベ
    ルのうちの一方のレベルをとる前記入力信号の数
    に対応する１つの出力導体のみをハイ、ローレベ
    ルのうちの一方のレベルにするようにしてなるこ
    とを特徴とするレベルカウンタ回路。
JP6250779A 1979-05-21 1979-05-21 Level counter circuit Granted JPS55154632A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6250779A JPS55154632A (en) 1979-05-21 1979-05-21 Level counter circuit

Applications Claiming Priority (1)

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JP6250779A JPS55154632A (en) 1979-05-21 1979-05-21 Level counter circuit

Publications (2)

Publication Number Publication Date
JPS55154632A JPS55154632A (en) 1980-12-02
JPS6144335B2 true JPS6144335B2 (ja) 1986-10-02

Family

ID=13202149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6250779A Granted JPS55154632A (en) 1979-05-21 1979-05-21 Level counter circuit

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JP (1) JPS55154632A (ja)

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Publication number Publication date
JPS55154632A (en) 1980-12-02

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