JPS6139992Y2 - - Google Patents

Info

Publication number
JPS6139992Y2
JPS6139992Y2 JP7925979U JP7925979U JPS6139992Y2 JP S6139992 Y2 JPS6139992 Y2 JP S6139992Y2 JP 7925979 U JP7925979 U JP 7925979U JP 7925979 U JP7925979 U JP 7925979U JP S6139992 Y2 JPS6139992 Y2 JP S6139992Y2
Authority
JP
Japan
Prior art keywords
circuit
correction
output
time
contents
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP7925979U
Other languages
Japanese (ja)
Other versions
JPS55179393U (en
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP7925979U priority Critical patent/JPS6139992Y2/ja
Publication of JPS55179393U publication Critical patent/JPS55179393U/ja
Application granted granted Critical
Publication of JPS6139992Y2 publication Critical patent/JPS6139992Y2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Electric Clocks (AREA)

Description

【考案の詳細な説明】 本考案は電子報時時計に関するものである。[Detailed explanation of the idea] The present invention relates to an electronic time signal clock.

従来、毎正時に報時音を発生する電子時計にお
いて、正時の記憶回路の内容を補正する際に補正
に伴なつて音を発生するものがある。
2. Description of the Related Art Conventionally, some electronic watches that generate a time signal sound every hour on the hour generate a sound when correcting the contents of a memory circuit for the hour.

ところがこれによると、補正終了後において、
正確に補正されたかどうか確認できず不安が残る
ものであつた。
However, according to this, after the correction is completed,
I was not able to confirm whether or not the correction had been made accurately, which left me feeling uneasy.

そこで本考案は補正終了後に記憶回路の補正後
の内容を報知して確認できるようにした電子報時
時計を提供するものである。
Therefore, the present invention provides an electronic timepiece that can notify and confirm the corrected contents of the memory circuit after the correction is completed.

以下本考案の一実施例を図面に基づいて説明す
る。第1図において1は正時の検出装置、2は水
晶発振器、3は分周器である。4は報時用の制御
信号発生回路、5は報時用の第1の信号発生回
路、6,7はそれぞれ補正報知用の制御信号発生
回路および第2の信号発生回路である。8は正時
の記憶回路、9は報時数の計数回路、10は一致
回路である。11,12,13はフリツプフロツ
プ回路。14はカウンタ、15……21はゲート
回路、22はインバータである。23……26は
微分回路、27は遅延回路、29は発音装置、3
0は補正スイツチ、31はチヤタリング防止回
路、32は抵抗である。
An embodiment of the present invention will be described below based on the drawings. In FIG. 1, 1 is an hour detecting device, 2 is a crystal oscillator, and 3 is a frequency divider. 4 is a control signal generating circuit for time reporting, 5 is a first signal generating circuit for time reporting, and 6 and 7 are a control signal generating circuit and a second signal generating circuit for correction reporting, respectively. Reference numeral 8 designates an hour storage circuit, 9 a time reporting circuit, and 10 a coincidence circuit. 11, 12, and 13 are flip-flop circuits. 14 is a counter, 15...21 is a gate circuit, and 22 is an inverter. 23...26 is a differentiation circuit, 27 is a delay circuit, 29 is a sounding device, 3
0 is a correction switch, 31 is a chattering prevention circuit, and 32 is a resistor.

つぎに動作について説明する。正時になると検
出装置1から出力が生じ、フリツプフロツプ回路
11がセツトされ、その出力Qによつてゲート回
路15が開くとともに制御信号発生回路4が動作
する。本例では制御信号発生回路4からは1秒周
期の制御信号が生じるように設定してあり、これ
がゲート回路15を介して信号発生回路5に供給
され、報時信号が発生して発音装置29から報時
音が発生する。一方上記制御信号はゲート回路1
6を介して計数回路9に供給され、報時数が計数
される。この計数内容が記憶回路8の内容と一致
すると、一致回路10から出力が生じ、フリツプ
フロツプ回路11がリセツトされて報時音が止ま
るとともにゲート回路18,19を介して記憶回
路8の内容を一つ進める。さらに一致回路10の
上記出力は微分回路25によつて微分され、計数
回路9がリセツトされる。
Next, the operation will be explained. At the hour, an output is generated from the detection device 1, the flip-flop circuit 11 is set, and the gate circuit 15 is opened by the output Q, and the control signal generation circuit 4 is operated. In this example, the control signal generation circuit 4 is set to generate a control signal with a period of 1 second, and this is supplied to the signal generation circuit 5 via the gate circuit 15 to generate a time signal and generate the sound generation device 29. A time signal sound is generated. On the other hand, the above control signal is the gate circuit 1
6 and is supplied to a counting circuit 9, where the number of time reports is counted. When the content of this count matches the content of the memory circuit 8, an output is generated from the coincidence circuit 10, the flip-flop circuit 11 is reset, the time signal stops, and the content of the memory circuit 8 is read out via the gate circuits 18 and 19. Proceed. Further, the output of the matching circuit 10 is differentiated by the differentiating circuit 25, and the counting circuit 9 is reset.

上記の動作が毎正時に行なわれ、報時が行なわ
れるものである。
The above operation is performed every hour on the hour to signal the time.

つぎに記憶回路8の内容を補正する動作につい
て説明する。なお初期状態において、フリツプフ
ロツプ回路12はリセツトされており、その出力
によつてゲート回路18,21が開いていると
ともにカウンタ14がリセツト状態に保持されて
いるものとする。そこで補正スイツチ30を閉成
すると、その微分パルスがゲート回路21を介し
て記憶回路8に供給され、リセツトされる。一方
上記微分パルスは遅延回路27によつて僅かに遅
延され、フリツプフロツプ回路12がセツトされ
るとともに記憶回路8の内容を1にする。フリツ
プフロツプ回路12のセツトによつてカウンタ1
4のリセツトが解除されるとともにゲート回路1
8,21が閉じる。カウンタ14は分周器3から
のパルスを受けて、例えば3秒を計時したとき出
力を生じるように設定してある。
Next, the operation of correcting the contents of the memory circuit 8 will be explained. It is assumed that in the initial state, the flip-flop circuit 12 is reset, and its output opens the gate circuits 18 and 21, and the counter 14 is held in the reset state. When the correction switch 30 is then closed, the differential pulse is supplied to the memory circuit 8 via the gate circuit 21 and reset. On the other hand, the differential pulse is slightly delayed by the delay circuit 27, and the flip-flop circuit 12 is set and the content of the memory circuit 8 is set to 1. By setting the flip-flop circuit 12, the counter 1
When the reset of 4 is released, the gate circuit 1
8, 21 closes. The counter 14 receives the pulse from the frequency divider 3 and is set to produce an output when, for example, 3 seconds have elapsed.

そこで3秒以内に再び補正スイツチ30が閉成
されるとその微分パルスによつて記憶回路8の内
容が一つ歩進されるとともにカウンタ14がリセ
ツトされる。
Therefore, when the correction switch 30 is closed again within three seconds, the content of the memory circuit 8 is incremented by one by the differential pulse, and the counter 14 is reset.

つまり通常の補正では補正スイツチ30の操作
間隔が3秒を越えるようなことはないため、補正
中はカウンタ14から出力が生じない。そして補
正スイツチの最終操作が終了して3秒が経過する
と、カウンタ14から出力が生じ、その微分パル
スによつてフリツプフロツプ回路13がセツトさ
れる。その出力Qによつてゲート回路17が開く
とともに制御信号発生回路6が動作し、制御信号
がゲート回路17を通過する。この制御信号の発
生周期は本例では0.5秒に設定してあり、これに
より信号発生回路7から補正報知用の信号が生
じ、発音装置29からは報時音とは異なつた補正
の報知音が発生する。この報知音は、補正後の記
憶内容の確認のためであり、この確認に要する時
間を短縮するため、発生間隔を報時音の1/2に設
定してある。一方上記制御信号はゲート回路16
を介して計数回路9に供給され、報知音の発生数
が計数される。その計数内容が記憶回路8の記憶
内容と一致すると、一致回路10から出力が生
じ、フリツプフロツプ回路13がリセツトされて
報知音が停止するとともに計数回路9がリセツト
される。上記一致出力の発生中はゲート回路18
が閉じているため、記憶回路8の内容は歩進され
ず、計数回路9の上記リセツトによつて一致出力
が停止すると、インバータ22および微分回路2
6を介してフリツプフロツプ回路12がリセツト
され初期状態に戻る。
That is, in normal correction, the operation interval of the correction switch 30 does not exceed 3 seconds, so no output is generated from the counter 14 during the correction. When three seconds have passed since the final operation of the correction switch is completed, an output is generated from the counter 14, and the flip-flop circuit 13 is set by the differential pulse. The gate circuit 17 is opened by the output Q, the control signal generating circuit 6 is operated, and the control signal passes through the gate circuit 17. The generation cycle of this control signal is set to 0.5 seconds in this example, and as a result, the signal generation circuit 7 generates a correction notification signal, and the sounding device 29 generates a correction notification sound different from the time signal. Occur. This notification sound is used to confirm the stored contents after correction, and in order to shorten the time required for this confirmation, the generation interval is set to 1/2 of the time notification sound. On the other hand, the above control signal is transmitted to the gate circuit 16.
The signal is supplied to the counting circuit 9 via the alarm circuit 9, and the number of generated notification sounds is counted. When the counted contents match the stored contents of the memory circuit 8, an output is generated from the matching circuit 10, the flip-flop circuit 13 is reset, the notification sound stops, and the counting circuit 9 is reset. While the above coincidence output is being generated, the gate circuit 18
is closed, the contents of the memory circuit 8 are not incremented, and when the coincidence output is stopped by the above-mentioned reset of the counting circuit 9, the inverter 22 and the differentiating circuit 2
6, the flip-flop circuit 12 is reset and returns to its initial state.

ところで上記の実施例では報時音と補正の報知
音とを異ならせたが、回路構成の簡素化のため共
通化してもよい。例えば第2図のように補正終了
後のカウンタ14の出力によつてフリツプフロツ
プ回路11をセツトし、正時の報時と全く同様に
して記憶回路8の記憶内容数だけ、報時音と同じ
音を発生する。
Incidentally, in the above embodiment, the time signal sound and the correction notification sound are made different, but they may be made common in order to simplify the circuit configuration. For example, as shown in FIG. 2, the flip-flop circuit 11 is set based on the output of the counter 14 after the correction is completed, and the same sound as the hourly sound is generated by the number of contents stored in the memory circuit 8 in exactly the same way as when the hour is announced. occurs.

なお上記の実施例では補正スイツチを操作する
ごとに一つずつ記憶回路の内容を歩進する場合に
ついて述べたが、これに限らず補正スイツチを押
している間一定周期の補正パルスを発生して補正
を行なうようにしてもよい。
In the above embodiment, the contents of the memory circuit are incremented one by one each time the correction switch is operated, but the invention is not limited to this, and correction can be made by generating correction pulses at a constant cycle while the correction switch is pressed. You may also do this.

またいずれの場合にも、補正スイツチの操作に
伴なつて音を発生させ補正終了後に確認のための
報知音を発生させるようにしてもよい。
In either case, a sound may be generated in conjunction with the operation of the correction switch, and a notification sound for confirmation may be generated after the correction is completed.

さらに補正終了から報知音を発生するまでの時
間は上記の実施例のように3秒に限るものではな
く、必要に応じて適宜設定すればよい。
Further, the time from the end of the correction to the generation of the notification sound is not limited to three seconds as in the above embodiment, but may be set as appropriate as necessary.

また報時および補正の報知は音に限らず、光に
よつて行なつてもよい。
Further, the notification of time and correction is not limited to sound, and may be performed by light.

以上詳述したごとく本考案によれば、正時の記
憶回路の内容を補正した後に補正後の記憶内容を
報知するようにしたので、補正が正しく行なわれ
たかどうか確認できる。
As described in detail above, according to the present invention, after the contents of the storage circuit at the hour are corrected, the corrected storage contents are notified, so that it can be confirmed whether or not the correction has been performed correctly.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本考案の一実施例を示した論理回路
図、第2図は他の実施例を示した論理回路図であ
る。 5……第1の信号発生回路、7……第2の信号
発生回路、8……記憶回路、9……計数回路、1
4……カウンタ、30……補正スイツチ。
FIG. 1 is a logic circuit diagram showing one embodiment of the present invention, and FIG. 2 is a logic circuit diagram showing another embodiment. 5...First signal generation circuit, 7...Second signal generation circuit, 8...Storage circuit, 9...Counting circuit, 1
4...Counter, 30...Correction switch.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 正時の記憶回路と、報時数を計数する計数回路
と、上記記憶回路および計数回路の出力によつて
正時に対応した数の報時信号を発生する第1の信
号発生回路と、上記記憶回路の内容を補正する補
正装置と、この補正装置による最終補正操作から
一定時間経過したときに出力を発生する出力発生
回路と、この出力発生回路からの出力によつて上
記記憶回路の内容に応じた数の補正報知信号を生
じる第2の信号発生回路とを有する電子報時時
計。
an hour storage circuit; a counting circuit for counting the number of time signals; a first signal generating circuit for generating a number of time signal signals corresponding to the hour by outputs of the storage circuit and the counting circuit; A correction device that corrects the contents of the circuit, an output generation circuit that generates an output when a certain period of time has elapsed from the final correction operation by the correction device, and an output from the output generation circuit that corresponds to the contents of the storage circuit. and a second signal generation circuit that generates a number of corrected notification signals.
JP7925979U 1979-06-11 1979-06-11 Expired JPS6139992Y2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7925979U JPS6139992Y2 (en) 1979-06-11 1979-06-11

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7925979U JPS6139992Y2 (en) 1979-06-11 1979-06-11

Publications (2)

Publication Number Publication Date
JPS55179393U JPS55179393U (en) 1980-12-23
JPS6139992Y2 true JPS6139992Y2 (en) 1986-11-15

Family

ID=29312675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7925979U Expired JPS6139992Y2 (en) 1979-06-11 1979-06-11

Country Status (1)

Country Link
JP (1) JPS6139992Y2 (en)

Also Published As

Publication number Publication date
JPS55179393U (en) 1980-12-23

Similar Documents

Publication Publication Date Title
JPS6139992Y2 (en)
US4228645A (en) Electronic timepiece equipped with alarm system
US4110966A (en) Electronic timepiece with stop watch
JPS6015901B2 (en) time measuring device
US4382692A (en) Analog-display electronic timepiece comprising a divider with an adjustable division factor
JPS6135987Y2 (en)
JPS6135988Y2 (en)
JPS628159B2 (en)
JPS6219999Y2 (en)
JPS6239354Y2 (en)
US4293939A (en) Electronic timepiece having an alarm system
JPS5824237Y2 (en) Electronic clock with alarm
JPS6137590B2 (en)
JP3194857B2 (en) Alarm signal formation circuit for alarm clock
JPS6153671B2 (en)
JPS6130226B2 (en)
JPS6212870B2 (en)
JPS5916868Y2 (en) Calendar display electronic clock
JPS6123832Y2 (en)
JPS6124670B2 (en)
JPS6210715Y2 (en)
JPS6247112Y2 (en)
JPS6135991Y2 (en)
JPS6147388B2 (en)
JP2508441Y2 (en) Alarm clock with snooze