JPS6136856A

JPS6136856A - 記憶装置

Info

Publication number: JPS6136856A
Application number: JP16007084A
Authority: JP
Inventors: Shuichi Takanashi; 高梨　秀一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-07-30
Filing date: 1984-07-30
Publication date: 1986-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は記憶装置に関し、特に記憶素子を並列に配置し
て記憶素子アレーを構成する記憶素子アレーパッケージ
を複数個同時にアクセスするようにした記憶装置に関す
る。

従来技術この種の装置において、プロセッサ等の上位装置に接続
する場合、データスルーブツトを向上させるためにデー
タのインタフェースは４バイト。

８バイト若しくは１６バイトとデータ幅が増加してきて
いる。一方、構成される記憶素子アレーパッケージのデ
ータ幅は、汎用性やコネクタの制限等の実装上の制限ま
たはコスト上の制限により、１′バイト２２バイト等上
位装置とのインタフェースのデータ幅に比して小さくな
っている。

例えば、第１図のように、上位装置から転送される８バ
イトの書込みデータ５０は１ビツトエラー訂正２ビツト
エラー検出コード発生手段１に入力され、１ビツトエラ
ー訂正２ビツトエラー検出コードピツト（ＦＣＣビット
）５１を出力する。

８バイトの書込みデータ５０とＥＣＣビット５１とは４
つに分割され、記憶素子アレーパッケージ（１１，１２
・・・・・・ｉｎ）、（２１，２２・・・・・・２ｎ）
、（３１，３２・・・・・・３ｎ　＞、（４１，４２・
・・・・・４ｎ）に転送され、夫々定められたアドレス
に書込よれる。また、記ｍ素子アレーパッケージ１１〜
４ｎの指定されたアドレスから読出されたデータ５２は
８バイト分にまとめられ、ＥＣＣビットとともにデータ
エラー検出手段２に入力される。また、ＥＣＣビットを
除く読出しデータ５２は１ビツトエラー訂正手段３に入
力され、エラー検出手段２の出力５３の指示により訂正
されて読出しデータ５４として上位装置に転送される。

記憶素子アレーパッケージ１１．１２・・・・・・４ｎ
はそれぞれ２バイト＋２ピツトのデータ幅を有しており
、これらのパッケージのうち（１１，２１゜３１．４１
）の４枚で最小実装容量が構成され、＜１２．２２．３
２．４２）、（１３，２３，３３，４３）、・・・・・
・、（１ｎ、２ｎ、３ｎ、４ｎ）の４枚が一組として順
次増設される。従って、１回のアクセスに対してはこの
４枚−組の各組のいずれかがアクセスされる。なお、こ
れらのパッケージの内部構成は全く同一であり、取り替
えが可能である。

第２図にこの記憶素子アレーパッケージの構成る（１バ
イトを８ビツトとした）。ＭＯＯ〜Ｍ　ａｂｔは１ビツ
ト×ｎワードの半導体記憶素子であり、書込みデータＷ
Ｏ・・・・・・ｗｂには、それぞれ（Ｍ　００・・・・
・・１ｙｌａｏ）、・・・・・・、（Ｍｏｂ・・・・・
・Ｍａｂ）が論理的に接続される。読出データＲＯ・・
・・・・Ｒｂも同様である。

ＣＯ・・・・・・Ｃａは制御信号であり、必要に応じて
Ｍｏｏ、　ＭＯＩ・・・・・・Ｍｏｂ）　　（Ｍｌｏ、
　Ｍｌｌ・・・・・・Ｍｌｂ　　）・・・・・・（Ｍａ
ｃ、　Ｍａｌ・・・・・・Ｍａｂ）のいずれかの列を活
性化することにより読出し、書込み動作が行なわれる。

ＡＯ、ＡＩ・・・・・・Ａｅは半導体記憶素子ＭＯＯ〜
Ｍａｂが必要とするアドレスであり、半導体記憶素子１
ｙｌｏＯ，Ｍａｂは、一般には駆動素子の駆動能力より
その数が大きくまた一個の駆動素子に多くの記憶素子を
接続すると、動作速度が低下するため、第２図のように
ＡＯをＡＯｌ・・・・・・ＡＯｄ、△１をＡｌｌ・・・
・・・Ａｌｄ・・・・・・、ＡｅをＡｅＯ・・・・・・
Ａｅｄとして適当な数に半導体記憶素子ＭＯＯ・・・・
・・Ｍａｂを分割して駆動づる技術が使用されている。

しかし、これらの分配されたアドレス信号ＡＯＯ〜Ａｅ
ｄのいずれか一本が故障した場合、その故障したアドレ
ス信号に接続きれた記憶素子は誤ったアドレスからデー
タが読出されてしまったり書込んでしまうため、同一列
で同じアドレス線に接続されている記憶素子が複数個あ
ると複数ビット誤りを発生させる。従って、この様なア
ドレス線不良の記憶素子アレーパッケージが第１図の中
に存在すると、データエラー検出回路２で検出されたシ
ンドロームピットからでは、アクセスした４枚の記憶素
子アレーパッケージのうちどれが不良であるか判定でき
ず、修理時間をふやして１枚ずつ交換するか、あるいは
４枚まとめて交換する必要があり、修理時間が増大しま
た保守パッケージの所有数が増大する欠点がある。

発明の目的本発明は、同一種類の記憶素子アレーパッケージを同時
に複数枚アクセスする場合に、記憶素子を直接駆動する
アドレス線に論理一致検出手段を接続してアドレス線の
不良を検出することにより、上記問題を解決し一枚の不
良記憶素子アレーパッケージの指摘を可能とした記憶装
置を提供づることを目的としている。

発明の構成本発明による記憶装置は、複数の記憶素子が複数組に分
割された記憶素子群と、これら複数組を夫々アクセス駆
動するために入力アドレス信号を複数組に夫々対応した
アドレス信号に分割づるアドレス駆動手段とを含む記憶
装置アレーパッケージを複数組配列してなる記憶装置を
対象とし、その特徴とするところは、記憶装置アレーパ
ッケージの各々が更に分割された前記アドレス信号の論
理一致検出をなす一致検出手段を有してなることにある
。

実　　施　　例以下、図面を用いて本発明の詳細な説明づる。

第３図は本発明の実施例の記憶素子アレーパッケージの
回路例であり、第３図において、半導体記憶素子ＭＯＯ
，Ｍｌｏ・・・・・・、Ｍａｏには書込みデータＷＯと
読出データＲＯが論理的に接続され、半導体記憶素子Ｍ
Ｏ１，Ｍｌｌ・・・・・・Ｍａｌには書込みデータＷ１
および読出データＲ１が接続され、以下順次データ幅分
の書込みデータおよび読出データが同様に接続される。

半導体記憶素子ＭＯＯ，ＭＯｌ・・・・・・Ｍｏｂには
、制御信号ｃｏが接続され、半導体記憶素子Ｍ１０．　
Ｍｌｌ・・・・・・Ｍｌｂには制御信号Ｃ１が接続され
、以下順次制御信号が同様に接続される。

記憶素子アレーパッケージに実装されるづ−べての半導
体記憶素子ＭＯＯ〜Ｍａｂは、アドレス信号へ〇、ＡＩ
、・・・・・・八〇が論理的に接続される。しかし、ア
ドレス駆動素子の駆動能力、性能などから、アドレス信
号ＡＯは、アドレス駆動素子１００．１０１・・・・・
・１０ｄにより分配され半導体記憶素子ＭＯＯ〜Ｍａｂ
をｄ組に分けた各組の半導体記憶素子に接続される。ア
ドレス信号Ａ１・・・・・・Ａｅも同様にアドレス駆動
素子（１１０，１１１・・・・・・１１ｄ）・・・・・
・（１ｅｏ、１ｅｔ・・・・・・１ｅｄ）に分配され、
半導体記憶素子ＭＯＯ〜Ｍａｂをｄ組に分けた各組の半
導体記憶素子に接続される。

一方、アドレス駆動素子ｉｏｏ、　　ｉｏｉ、・・・・
・・１０ｄの出力は論理一致検出手段４に接続される。

また、アドレス駆動素子１１０．　１１１．・・・・・
・１１ｄの出力は論理一致検出手段５に接続される。以
下同様にアドレス信号の毎に各アドレス駆動素子の出力
が論理一致検出手段に接続される。各論理一致検出手段
４，５．６の検出出力は論理和ゲート７の入力どなり、
このゲート７の出力がエラー信号５５となって導出され
ている。

このような構成を持つ記憶素子アレーパッケージを第１
図に示す記憶素子アレーパッケージ１１〜４ｎに割当て
る。ここで、記憶素子アレーパッケージ１１，２１，３
１．４１の組がアクセスされる場合を考える。

上位装置から転送された書込みデータ５０は１ごットエ
ラー訂正２ビットエラー検出コード発生手段に入力され
、１ビツトエラー検出コードビツト５１とともに記憶素
子アレーパッケージ１１゜２１．３１．４１にも入力さ
れる。すなわち、書込みデータ５０と１ごットエラー訂
正２ビットエラー検出コードビット５１は、４枚の記憶
素子アレーパッケージ１１．２１．３１．４１に対して
第３図のＷＯ−Ｗｌ）として入力され、半導体記憶素子
ＭＯＯ〜１ｙｌａｂに入力される。この時制御信号ＣＯ
，ＣＩ、・・・・・・Ｃａのいずれかが与えられ、該当
半導体記憶素子の組＜ＭＯＯ，Ｍｏ１．・・・・・・Ｍ
ｏｂ）。

（Ｍｌｏ、　Ｍｌｌ・・−・−・Ｍｌｂ）　、−・・−
Ｍａｏ、　Ｍａｌ・・・−・・Ｍａｂ）のいずれかに書
込まれる。この時半導体記憶素子内のアドレスはＡｏ〜
Ａｅで決められる。

また、１ｌｉｌＪ御信号Ｇｏ　、　ＣＩ　、・・・・・
・Ｃａのいずれかが読出し指示を与えた場合、該当半導
体記憶素子の組（ＭＯＯ，Ｍｏｌ、　−・−−−−Ｍｏ
ｂ）　、　　（ＭＩＯ，Ｍｌｌ。

・・・・・・Ｍｉｂ）、・・・・・・（Ｍａｏ、　Ｍａ
ｌ、・・・・・・Ｍａｂ）が活性化して読出しデータＲ
Ｏ−Ｒｂに出力する。この出力データＲｏ−Ｒｂは第１
図の読出しデータ５２に接続されていて、記憶素子アレ
ーパッケージ１１，２１，３１．４１から同じように読
出されたデータ５２がデータエラー検出手段と１ごット
エラー訂正手段３に接続される。

ココで、記憶素子アレーパッケージ１１，２１゜３１．
４１のいずれかで第２図に示Ｊアドレス駆動素子１００
〜１ｅｄの出力ＡＯＯ〜Ａｅｄのいずれか１つに誤りが
発生したならば、論理一致検出手段４゜５、・・・・・
・６のうち該当課り出力が接続された論理一致検出手段
により不一致が検出され、これが論理和ゲート７を経由
してエラー信号５５を検出するのである。よって、この
エラー信号５５の発生に゛より、このエラー信号５５が
出力されたアレーパッケージが誤りを生じたとして特定
され得ることになる。

発明の効果叙上の如く、本発明によれば、アドレス駆動信号の論理
一致検出をなすようにしたので、複数枚の被疑記憶素子
アレーパッケージから１枚のパッケージに特定し得る効
果がある。

【図面の簡単な説明】

第１図は記憶装置のブロック図、第２図は従来の記憶素
子アレーパッケージのブロック図、第３図は本発明の実
施例の記憶素子アレーパッケージのブロック図である。主要部分の符号の説明４．５．６・・・・・・論理一致検出手段７・・・・・
・論理和ゲート

Claims

【特許請求の範囲】

　複数の記憶素子が複数組に分割された記憶素子群と、
これら複数組を夫々アクセス駆動するために入力アドレ
ス信号を前記複数組に対応したアドレス信号に分割する
アドレス駆動手段とを含む記憶装置アレーパッケージを
複数配列してなる記憶装置であつて、前記記憶装置アレ
ーパッケージの各々は、更に分割された前記アドレス信
号の論理一致検出をなす一致検出手段を有することを特
徴とする記憶装置。