JPS6136712B2 - - Google Patents
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- Publication number
- JPS6136712B2 JPS6136712B2 JP53152809A JP15280978A JPS6136712B2 JP S6136712 B2 JPS6136712 B2 JP S6136712B2 JP 53152809 A JP53152809 A JP 53152809A JP 15280978 A JP15280978 A JP 15280978A JP S6136712 B2 JPS6136712 B2 JP S6136712B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- semiconductor layer
- conductivity type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ゲートまたはアイソレーシヨンに用
いられるＶ溝を利用して容易に製造できるように
した半導体記憶装置に関する。
いられるＶ溝を利用して容易に製造できるように
した半導体記憶装置に関する。
周囲から絶縁されたフローテイングの状態にあ
る半導体層A2を持ち、該半導体層A2に半導体層
A1、基板Ｓ、半導体A2、ゲートＧからなる第１
の電界効果トランジスタ（FET）のチヤンネル
CH1を通して電荷を注入し、即ち書込みを行な
い、該半導体層A2の電荷注入によるバツクゲー
ト効果により基板Ｓ、半導体層A2およびA3、ゲ
ートＧからなる第２のFETのドレイン電流を変
え、該注入電荷の読出しを行なう型の第４図に示
す如き記憶（メモリ）素子を本発明者は考案した
が、この半導体装置では集積度を上げるにつれて
各部の位置合せなどが厄介であり、その製造工程
は必ずしも簡単ではない。本発明は、ゲートまた
はアイソレーシヨンに用いられる完全もしくは不
完全Ｖ溝（Ｖ−groove）を利用して、簡単に製
作できるこの種のメモリ素子を提供することを目
的としている。
る半導体層A2を持ち、該半導体層A2に半導体層
A1、基板Ｓ、半導体A2、ゲートＧからなる第１
の電界効果トランジスタ（FET）のチヤンネル
CH1を通して電荷を注入し、即ち書込みを行な
い、該半導体層A2の電荷注入によるバツクゲー
ト効果により基板Ｓ、半導体層A2およびA3、ゲ
ートＧからなる第２のFETのドレイン電流を変
え、該注入電荷の読出しを行なう型の第４図に示
す如き記憶（メモリ）素子を本発明者は考案した
が、この半導体装置では集積度を上げるにつれて
各部の位置合せなどが厄介であり、その製造工程
は必ずしも簡単ではない。本発明は、ゲートまた
はアイソレーシヨンに用いられる完全もしくは不
完全Ｖ溝（Ｖ−groove）を利用して、簡単に製
作できるこの種のメモリ素子を提供することを目
的としている。
本発明の半導体記憶装置は一導電型の半導体基
板上に反対導電型の半導体層が形成されると共に
該半導体層の表面に部分的に該基板と同一導電型
の領域が形成され、さらに該基板と同一導電型の
領域の周縁を含み先端部が該基板内部へ達する形
状の完全もしくは不完全Ｖ溝が形成され、該Ｖ溝
に絶縁ゲートが設けられ、表面に基板と同一導電
型の領域が形成されない前記半導体層と、半導体
基板と、表面に基板と同一導電型の領域が形成さ
れた前記半導体層とで第１の電界効果トランジス
タを、また該半導体基板と、表面に基板と同一導
電型の領域が形成された半導体層と、該基板と同
一導電型の領域とで第２の電界効果トランジスタ
を形成し、前記表面に基板と同一導電型の領域が
形成され周囲から絶縁された半導体層を電荷蓄積
領域としたことを特徴とするものであるが、以下
図面について詳細に説明する。第１図はチヤネル
の長さ方向（Ｘ方向）に沿つて断面とした本発明
の一実施例である。同図において１はn+型（ま
たはｎ型）の半導体（Si）基板であり、この基板
１上には２〜３μｍ程度の厚みにｐ型の半導体層
２がエピタキシヤル成長される。半導体層２の表
面には部分的に１μｍ程度の厚みにn+型の拡散
領域３ａ，３ｂ，３ｃ，３ｄ，……が形成され
る。拡散領域３ｂと３ｃは連続したn+型領域が
Ｖ溝４ｃにより分割されたものである。４ａ，４
ｂ，４ｄ，４ｅもＶ溝であり、４ａ〜４ｃは先端
部が鋭角な完全Ｖ溝であり、４ｄ，４ｅは先端部
が平坦な不完全Ｖ溝である。これらは例として同
一図面上で示したが、製造上はいずれか一方に統
一されることが好ましい。Ｖ溝４ａ，４ｂ，……
はいずれもその先端部がわずかに（１〜２μｍ程
度）基板１内部へ侵入している。このため、表面
に拡散領域３ａ，３ｂ……が形成された１μｍ程
度の厚みの半導体層（p+型領域）２ａ，２ｂ，
……は電気的に浮遊した状態（フローテイング）
となる。Ｖ溝４ａ，４ｂ，……上には酸化膜５が
形成され、このうちＶ溝４ａ，４ｂ，４ｄ，４ｅ
の酸化膜５上には例えばポリシリコンからなるゲ
ート電極６ａ，６ｂ，６ｄ，６ｅが形成される
が、Ｖ溝４ｃは酸化膜５のみに止め、ゲート電極
は形成しない。
板上に反対導電型の半導体層が形成されると共に
該半導体層の表面に部分的に該基板と同一導電型
の領域が形成され、さらに該基板と同一導電型の
領域の周縁を含み先端部が該基板内部へ達する形
状の完全もしくは不完全Ｖ溝が形成され、該Ｖ溝
に絶縁ゲートが設けられ、表面に基板と同一導電
型の領域が形成されない前記半導体層と、半導体
基板と、表面に基板と同一導電型の領域が形成さ
れた前記半導体層とで第１の電界効果トランジス
タを、また該半導体基板と、表面に基板と同一導
電型の領域が形成された半導体層と、該基板と同
一導電型の領域とで第２の電界効果トランジスタ
を形成し、前記表面に基板と同一導電型の領域が
形成され周囲から絶縁された半導体層を電荷蓄積
領域としたことを特徴とするものであるが、以下
図面について詳細に説明する。第１図はチヤネル
の長さ方向（Ｘ方向）に沿つて断面とした本発明
の一実施例である。同図において１はn+型（ま
たはｎ型）の半導体（Si）基板であり、この基板
１上には２〜３μｍ程度の厚みにｐ型の半導体層
２がエピタキシヤル成長される。半導体層２の表
面には部分的に１μｍ程度の厚みにn+型の拡散
領域３ａ，３ｂ，３ｃ，３ｄ，……が形成され
る。拡散領域３ｂと３ｃは連続したn+型領域が
Ｖ溝４ｃにより分割されたものである。４ａ，４
ｂ，４ｄ，４ｅもＶ溝であり、４ａ〜４ｃは先端
部が鋭角な完全Ｖ溝であり、４ｄ，４ｅは先端部
が平坦な不完全Ｖ溝である。これらは例として同
一図面上で示したが、製造上はいずれか一方に統
一されることが好ましい。Ｖ溝４ａ，４ｂ，……
はいずれもその先端部がわずかに（１〜２μｍ程
度）基板１内部へ侵入している。このため、表面
に拡散領域３ａ，３ｂ……が形成された１μｍ程
度の厚みの半導体層（p+型領域）２ａ，２ｂ，
……は電気的に浮遊した状態（フローテイング）
となる。Ｖ溝４ａ，４ｂ，……上には酸化膜５が
形成され、このうちＶ溝４ａ，４ｂ，４ｄ，４ｅ
の酸化膜５上には例えばポリシリコンからなるゲ
ート電極６ａ，６ｂ，６ｄ，６ｅが形成される
が、Ｖ溝４ｃは酸化膜５のみに止め、ゲート電極
は形成しない。
上記構成の半導体装置では、Ｖ溝４ａと４ｃの
間が１ビツトのメモリセルMC1として機能する。
つまり、書込み時にはｐ型半導体層２をソースと
して、ここへ正の電圧Ｖwを印加する。この時、
ゲート電極６ｂの電圧ＶGは負にしてＶ溝４ｂ先
端部に沿つた１〜２μｍの長さのｐチヤネルを形
成させ、半導体層２（ソース）、基板１（チヤネ
ル）、半導体層２ｂ（ドレイン）および電極６ｂ
（ゲート）からなるｐチヤネルFETを形成させ
る。ソース２が正電圧を受け、チヤネルが形成さ
れたことでp+型領域２ｂへ電荷（ホール）が注
入される。なお該p+型領域２ｂはフローテイン
グであつて電圧は印加せず、また基板１は例えば
アース電位としておく。こうして、領域２ｂに電
荷が蓄積され、電圧Ｖw，Ｖgを取り去つても情報
“１”は不揮発に記憶される。次に読出し時には
ゲート電極６ｂに正の電圧ＶGを加え、n+拡散領
域３ｂ、p+型領域２ｂ，n+型基板１からなるｎ
チヤネルMOS FETを形成させ、チヤネルが形成
されるp+型領域２ｂのバツクゲート効果による
電流変化を利用して情報を検出する。つまり、ゲ
ート電極６ｂおよびn+拡散領域３ｂにいずれも
正の電圧ＶG、ＶRを加えて上記FETを構成さ
せ、ソース、ドレイン電流を流すと、p+型領域
２ｂに電荷（ホール）が蓄積されておれば該
FETの閾値電圧ＶTHNが低下するので、出力電流
値が情報“０”（電荷なし）時より増加する。第
３図は上記メモリセルの各駆動電圧を示すタイム
チヤートであり、書込み信号の“１”，“０”に対
応するソース電流ＩSの変化を示している。こう
して情報の書込みおよび読出しを行なうことがで
きる。このメモリセルｐ，ｎ導電型は勿論逆でも
よく、そしてメモリ構成上ではゲート電極６ａ，
６ｂ……はワード線となり、半導体層２はビツト
線に接続される。
間が１ビツトのメモリセルMC1として機能する。
つまり、書込み時にはｐ型半導体層２をソースと
して、ここへ正の電圧Ｖwを印加する。この時、
ゲート電極６ｂの電圧ＶGは負にしてＶ溝４ｂ先
端部に沿つた１〜２μｍの長さのｐチヤネルを形
成させ、半導体層２（ソース）、基板１（チヤネ
ル）、半導体層２ｂ（ドレイン）および電極６ｂ
（ゲート）からなるｐチヤネルFETを形成させ
る。ソース２が正電圧を受け、チヤネルが形成さ
れたことでp+型領域２ｂへ電荷（ホール）が注
入される。なお該p+型領域２ｂはフローテイン
グであつて電圧は印加せず、また基板１は例えば
アース電位としておく。こうして、領域２ｂに電
荷が蓄積され、電圧Ｖw，Ｖgを取り去つても情報
“１”は不揮発に記憶される。次に読出し時には
ゲート電極６ｂに正の電圧ＶGを加え、n+拡散領
域３ｂ、p+型領域２ｂ，n+型基板１からなるｎ
チヤネルMOS FETを形成させ、チヤネルが形成
されるp+型領域２ｂのバツクゲート効果による
電流変化を利用して情報を検出する。つまり、ゲ
ート電極６ｂおよびn+拡散領域３ｂにいずれも
正の電圧ＶG、ＶRを加えて上記FETを構成さ
せ、ソース、ドレイン電流を流すと、p+型領域
２ｂに電荷（ホール）が蓄積されておれば該
FETの閾値電圧ＶTHNが低下するので、出力電流
値が情報“０”（電荷なし）時より増加する。第
３図は上記メモリセルの各駆動電圧を示すタイム
チヤートであり、書込み信号の“１”，“０”に対
応するソース電流ＩSの変化を示している。こう
して情報の書込みおよび読出しを行なうことがで
きる。このメモリセルｐ，ｎ導電型は勿論逆でも
よく、そしてメモリ構成上ではゲート電極６ａ，
６ｂ……はワード線となり、半導体層２はビツト
線に接続される。
メモリセルは同一基板上に多数、通常はマトリ
クス状に形成されるので、Ｘ，Ｙ方向のアイソレ
ーシヨンが必要となる。第１図の例ではＶ溝４ｃ
と４ｅの間にも他のメモリセルMC2が形成されて
いるが、これらメモリセルMC1，MC2間はＶ溝４
ｃにより分離されている。前述したように、Ｖ溝
４ｃはゲート用のＶ溝４ａ，４ｂ，４ｄ，４ｅと
同形状でよいため、ゲート形成用と同一の工程で
Ｘ方向のアイソレーシヨンが完了する。第２図は
Ｖ溝４ｂ，４ｃを中心とした酸化膜５形成前の平
面図である。メモリセルMC1はＹ方向にも分離さ
れなくてはならないが、これには他のＶ溝の形成
或いは選択酸化によるアイソレーシヨンを用い
る。尚、第１図におけるn+型拡散領域３ａおよ
びフローテイングp+型領域２ａはビツト線接続
部を構成するｐ型半導体層２をMC1と共用する他
のメモリセルMC0を形成し、これらはゲート電極
６ａ，６ｂで選択される。このことはn+拡散領
域３ａおよびｐ型領域２ｄについても同様であ
り、ゲート電極６ｅで選択されるメモリセルMC3
を形成している。
クス状に形成されるので、Ｘ，Ｙ方向のアイソレ
ーシヨンが必要となる。第１図の例ではＶ溝４ｃ
と４ｅの間にも他のメモリセルMC2が形成されて
いるが、これらメモリセルMC1，MC2間はＶ溝４
ｃにより分離されている。前述したように、Ｖ溝
４ｃはゲート用のＶ溝４ａ，４ｂ，４ｄ，４ｅと
同形状でよいため、ゲート形成用と同一の工程で
Ｘ方向のアイソレーシヨンが完了する。第２図は
Ｖ溝４ｂ，４ｃを中心とした酸化膜５形成前の平
面図である。メモリセルMC1はＹ方向にも分離さ
れなくてはならないが、これには他のＶ溝の形成
或いは選択酸化によるアイソレーシヨンを用い
る。尚、第１図におけるn+型拡散領域３ａおよ
びフローテイングp+型領域２ａはビツト線接続
部を構成するｐ型半導体層２をMC1と共用する他
のメモリセルMC0を形成し、これらはゲート電極
６ａ，６ｂで選択される。このことはn+拡散領
域３ａおよびｐ型領域２ｄについても同様であ
り、ゲート電極６ｅで選択されるメモリセルMC3
を形成している。
以上述べたように、本発明によれば電荷蓄積用
のフローテイング領域２ａ，２ｂ……は該領域に
対する書込み用トランジスタに対してはＶ溝
MOS FETのドレインとなり、該領域に対する読
出し用トランジスタに対してはバーチカルMOS
FETのチヤネル部（基板部）となり、Ｖ溝は両
トランジスタに共通に使用されてチヤネル部（あ
るいは折曲または傾斜した基板表面部）を提供す
るので第４図と比較すれば明らかなように各部の
位置合せ等が極めて容易となる。またこのゲート
またはチヤネル形成用のＶ溝はメモリセル間のア
イソレーシヨンとしても利用でき、高集積度のメ
モリを容易に作ることを可能にする。
のフローテイング領域２ａ，２ｂ……は該領域に
対する書込み用トランジスタに対してはＶ溝
MOS FETのドレインとなり、該領域に対する読
出し用トランジスタに対してはバーチカルMOS
FETのチヤネル部（基板部）となり、Ｖ溝は両
トランジスタに共通に使用されてチヤネル部（あ
るいは折曲または傾斜した基板表面部）を提供す
るので第４図と比較すれば明らかなように各部の
位置合せ等が極めて容易となる。またこのゲート
またはチヤネル形成用のＶ溝はメモリセル間のア
イソレーシヨンとしても利用でき、高集積度のメ
モリを容易に作ることを可能にする。
第１図は本発明の一実施例を示す断面図、第２
図は第１図における酸化膜形成前の平面図、第３
図は第１図のメモリセルの駆動タイミングを示す
タイムチヤート、第４図は既提案のプレーナ型の
メモリセルの構成を示す概略断面図である。 １……n+型半導体基板、２……ｐ型半導体
層、２ａ〜２ｄ……フローテイングｐ型領域、３
ａ〜３ｄ……n+型拡散領域、４ａ，４ｂ，４ｃ
……完全Ｖ溝、４ｄ，４ｅ……不完全Ｖ溝、５…
…酸化膜、６ａ，６ｂ，６ｃ，６ｄ……ゲート電
極。
図は第１図における酸化膜形成前の平面図、第３
図は第１図のメモリセルの駆動タイミングを示す
タイムチヤート、第４図は既提案のプレーナ型の
メモリセルの構成を示す概略断面図である。 １……n+型半導体基板、２……ｐ型半導体
層、２ａ〜２ｄ……フローテイングｐ型領域、３
ａ〜３ｄ……n+型拡散領域、４ａ，４ｂ，４ｃ
……完全Ｖ溝、４ｄ，４ｅ……不完全Ｖ溝、５…
…酸化膜、６ａ，６ｂ，６ｃ，６ｄ……ゲート電
極。
Claims (1)
- １ 一導電型の半導体基板上に反対導電型の半導
体層が形成されると共に該半導体層の表面に部分
的に該基板と同一導電型の領域が形成され、さら
に該基板と同一導電型の領域の周縁を含み先端部
が該基板内部へ達する形状の完全もしくは不完全
Ｖ溝が形成され、該Ｖ溝に絶縁ゲートが設けら
れ、表面に基板と同一導電型の領域が形成されな
い前記半導体層と、半導体基板と、表面に基板と
同一導電型の領域が形成された前記半導体層とで
第１の電界効果トランジスタを、また該半導体基
板と、表面に基板と同一導電型の領域が形成され
た半導体層と、該基板と同一導電型の領域とで第
２の電界効果トランジスタを形成し、前記表面に
基板と同一導電型の領域が形成され周囲から絶縁
された半導体層を電荷蓄積領域としたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280978A JPS5578565A (en) | 1978-12-09 | 1978-12-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280978A JPS5578565A (en) | 1978-12-09 | 1978-12-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5578565A JPS5578565A (en) | 1980-06-13 |
| JPS6136712B2 true JPS6136712B2 (ja) | 1986-08-20 |
Family
ID=15548619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280978A Granted JPS5578565A (en) | 1978-12-09 | 1978-12-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5578565A (ja) |
-
1978
- 1978-12-09 JP JP15280978A patent/JPS5578565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5578565A (en) | 1980-06-13 |
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