JPS6136263B2 - - Google Patents

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Publication number
JPS6136263B2
JPS6136263B2 JP53060267A JP6026778A JPS6136263B2 JP S6136263 B2 JPS6136263 B2 JP S6136263B2 JP 53060267 A JP53060267 A JP 53060267A JP 6026778 A JP6026778 A JP 6026778A JP S6136263 B2 JPS6136263 B2 JP S6136263B2
Authority
JP
Japan
Prior art keywords
block
access
buffer memory
blocks
address
Prior art date
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Expired
Application number
JP53060267A
Other languages
English (en)
Other versions
JPS54151332A (en
Inventor
Masanobu Akagi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP6026778A priority Critical patent/JPS54151332A/ja
Publication of JPS54151332A publication Critical patent/JPS54151332A/ja
Publication of JPS6136263B2 publication Critical patent/JPS6136263B2/ja
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  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 本発明は情報処理装置のバツフアメモリ制御装
置に関する。
従来のバツフアメモリ制御装置は、例えば、特
公昭43―4011号公報に開示されているが、このバ
ツフアメモリ装置においては、バツフアメモリを
複数の記憶領域(この領域の各々をブロツクと称
する)に分割して使用している。この場合、ラン
ダムアクセスのデータに対しては前記ブロツクへ
のアクセス要求が発生した時点で必要に応じて主
記憶装置から対応するブロツクを読み出すように
している。従つて、バツフアメモリに存在しない
ブロツクが最初にアクセスされるときは常に主記
憶装置からのブロツク読出し時間だけ待たされる
という欠点がある。
また、従来、命令や長さの長いデータ等のシー
ケンシヤルアクセスされるデータに関しては、将
来使われる可能性のあるデータを前もつてバツフ
アメモリに準備しておく方式を採用している。し
かしながら、この方式には、シーケンシヤルアク
セスが途中で中断された場合には、必要でない主
記憶装置へのアクセスが行なわれ、しかもバツフ
アメモリへのアクセスをシーケンシヤルアクセス
であるか否かの区別を行ないながら制御を行なわ
なくてはならないという欠点がある。
さらに、バツフアメモリの有する格納量は設定
されたブロツクの大きさに限定され、使用するデ
ータの大きさに対応して格納量を変えることがで
きないという欠点がある。
本発明の目的はバツフアメモリに対するアクセ
ス時間を見かけ上短くするとともに該バツフアメ
モリの記憶単位であるブロツクに所望のデータが
存在する確率を高めるようにしたバツフアメモリ
制御装置を提供することにある。
本発明の装置は、主記憶装置の記憶内容と同一
内容をブロツク単位で記憶するバツフアメモリ
と、 このバツフアメモリの記憶位置を示すアドレス
情報と前記ブロツクのそれぞれに対応して設けら
れ前記アドレス情報で指定されるブロツクの内容
が前記主記憶装置の記憶内容と同一であるか否か
を示す有効性ビツトと前記ブロツクのそれぞれに
対応して設けられ前記ブロツクのそれぞれが以前
にアクセスされたか否かを示すアクセスビツトと
を記憶する管理テーブル記憶手段と、 前記バツフアメモリのアクセス要求されたブロ
ツクに対応した前記アクセスビツトをアクセスさ
れた状態表示に更新する更新手段と、 前記アクセス要求されたブロツクに対応した有
効性ビツトの有効および無効の状態に無関係に該
ブロツクが以前にアクセスされていないとき、ま
たは、そのアクセスの状態に無関係に前記対応し
た有効性ビツトが無効を表示しているときは、前
記アクセス要求されたブロツク以外のブロツクの
うち前記有効性ビツトにより無効表示されたブロ
ツクを前記主記憶装置の記憶内容に更新しそれら
のブロツクの前記有効性ビツトを有効と表示する
とともにそれらのブロツクのアクセスビツトを未
だアクセスされていない状態に表示する手段とか
ら構成されている。
本発明では、バツフアメモリの一ブロツク単位
の格納量が大きい程主記憶装置へアクセスする頻
度を減少させることができるという事実を利用し
て、ブロツクの格納量を実効的に大きくするとと
もにそれにともなうアクセス間の増加を前記ブロ
ツクの論理的な分割で防止したことに特徴があ
る。
次に本発明一実施例について図面を参照して詳
細に説明する。
図に示す本発明の一実施例は、アクセス要求部
10、主記憶装置20、バツフアメモリ100、
管理テーブル200、アドレスレジスタ300、
補充アドレスレジスタ400、セレクタ500お
よび600、加算器700および制御部800か
ら構成されている。
図示されていない演算ユニツト、命令先取ユニ
ツト、アドレス変換ユニツトおよびデータ転送ユ
ニツト等の単独またはこれらの任意の組み合わせ
で構成されるアクセス要求部10から主記憶装置
20のアドレスがアドレスレジスタ300に与え
られてアクセス要求が行なわれる。アドレスレジ
スタ300の内容はセレクタ500を介して管理
テーブル200に与えられ、アクセス要求に該当
するブロツクがバツフアメモリ100内に存在す
るかどうかが調べられる。
本実施例におけるバツフアメモリ100は、2
コンパートメントのセツトアソシアテイブ方式を
採用しているが、他の方式を採用した構成にして
もよい。管理テーブル200は、バツフアメモリ
100の中の各ブロツクに対応した情報を有し、
ブロツクの有効性を示す有効ビツトとブロツクへ
のアクセスがあつたことを示すアクセスビツトと
を有するアクセス管理部210および各ブロツク
に具備される情報の主記憶装置20上のアドレス
を有するアドレス管理部220から構成される。
本発明の特徴は構成要素に加算器700を採用
したことにあり、この加算器700は、アクセス
要求部10の要求したブロツクに隣接するブロツ
クの主記憶アドレスを求めるために用いられる。
この加算器のセレクタ500から与えられる主記
憶アドレスに、ブロツク長に対応する値だけ加算
された結果が補充アドレスレジスタ400に与え
られる。なお、加算器700は、主記憶アドレス
を指定するデータ幅全てに対する加算を行なう必
然性は無く、ハードウエア量を減少させる目的
で、アドレス指定の下位の一部に対して加算を行
ない、上位への桁上りを無視する形で構成しても
よい。また、例えば、ページング機構を有するシ
ステムにおいては、加算結果がページ境界を越え
る場合は先取りをしないことも考えられる。
補充アドレスレジスタ400は将来使用される
可能性の高いブロツクがバツフアメモリ100上
に存在するかどうかを調べ必要に応じて主記憶装
置20から対応ブロツクを読み出すために、セレ
クタ500を介して用いられる。なお、補充アド
レスレジスタ400により前記管理テーブル20
0内のアドレスが調べられ、補充が必要と判断さ
れたブロツクは、必ず主記憶装置20から読み出
されてバツフアメモリ100に写しとして持たね
ばならないという必然性は無く、例えば、管理テ
ーブル200の使用中状態が連続する場合等に、
ブロツクの補充を一部行なわない制御とすること
も可能である。
制御部800はアクセス要求部10からのアク
セス要求により、前記各部および主記憶装置20
に対する要求を制御する。
次に本発明の制御動作を詳細に説明する。
まず、アクセス要求部10からのアクセス要求
により読み出し要求され対応するブロツクが、バ
ツフアメモリ100に存在する場合について説明
する。
アクセス要求部10からの主記憶アドレスがア
ドレスレジスタ300にセツトされ、セレクタ5
00を介して管理テーブル200の対応するセツ
トを読み出すためのアドレスとして与えられると
ともにアドレス管理部220の読出しデータと比
較されて、対応ブロツクのアドレスとバツフアメ
モリ100内のブロツクのアドレスとが一致する
かどうかが調べられる。同時にアクセス管理部2
10の有効ビツトが調べられ、バツフアメモリ1
00内に対応するブロツクが存在するかどうかお
よび存在する場合にはその存在がどちらのコンパ
ートメントかが決定される。写しが存在する場
合、セレクタ500からパス500―1によりバ
ツフアメモリ100に与えられるアドレスと、決
定されたコンパートメントを指定する制御線80
0―50によりセレクタ600が働いて求めるデ
ータがパス600―1によりアクセス要求部10
に送られる。
この時、アクセス管理部210から読み出され
たアクセスビツトが調べられ、値が論理“1”、
すなわち、既に該当ブロツクへのアクセスがあつ
たことを示していれば、そこで動作は終了する。
もしアクセスビツトの値が論理“0”である
と、該当ブロツクは、以前に先取りされたブロツ
クで、そこに初めてアクセスがあつたことを示し
ているので、さらに将来アクセスされる可能性の
強い隣接ブロツクを先取りするため、下記の制御
を行なう。
すなわち、該当ブロツクのアクセスビツトをパ
ス800―1で与えるデータにより論理“1”に
書き換えた後セレクタ500の出力がパス500
―1により加算器700に与えられ、ブロツク長
だけ加算された結果がパス700―1により補充
アドレスレジスタ400に取り込まれる。セレク
タ500は、補述アドレスレジスタ400の内容
を選択するように、パス400―1側に切換えら
れ、パス500―1に補充アドレスを与える。次
に管理テーブル200が、パス500―1に与え
られた補充アドレスに対して調べられ、対応ブロ
ツクが、バツフアメモリ100内に存在するかど
うかが決定される。もし存在すれば動作は終了す
る。存在しない場合、補充アドレスが、パス50
0―1により主記憶装置20に与えられ、主記憶
装置20から対応ブロツクが読み出される。読み
出されたブロツクは、パス20―1によりバツフ
アメモリ100に書き込まれ、ブロツクのアドレ
スがパス500―1によりアドレス管理部220
に書き込まれ、また、パス800―1によりアク
セスビツトを論理“0”とし、有効ビツトを論理
“1”としたデータがアクセス管理部210に書
き込まれる。なお、この書き込み動作を行なうコ
ンパートメントは、従来技術で知られている置換
えアルゴリズムに従つて決定され、またセツトア
ドレスは、パス500―1により与えられる補充
アドレスが使用される。本動作により、本発明の
特徴を成すブロツクの先取り動作が達成される。
なお、本実施例では、隣接ブロツクを1つ先取
りするようにしたが、複数の隣接ブロツクを同様
の方法で先取りする構成にしてもよい。
次に、アクセス要求部10からの読出し要求
で、バツフアメモリ100内に対応するブロツク
が存在しなかつたときの本発明の制御動作を説明
する。
アクセス要求部10からの主記憶アドレスが、
アドレスレジスタ300、セレクタ500および
パス300―1および500―1を介して管理テ
ーブル200に与えられ、対応ブロツクがバツフ
アメモリ100内に存在しないことが判明する
と、前記補充アドレスによる主記憶20からのブ
ロツク読み出しと同様の方法で、アドレスレジス
タ300の内容がセレクタ500、パス500―
1を介して主記憶装置20に与えられることによ
り達成される。但し、この時パス800―1によ
り書き込まれるアクセス管理部210へのデータ
は、アクセスビツトを論理“1”、有効ビツトを
論理“1”とした値である。バツフアメモリ10
0に書き込まれたブロツクのデータは、パス50
0―1で与えられるアドレスレジスタ300の内
容に従つて再び読み出され、アクセス要求部10
にパス600―1を介して与えられる。
その後、アドレスレジスタ300の内容は、セ
レクタ500および加算器700を介してブロツ
ク長だけ加算され、補充アドレスレジスタ400
に与えられ、セレクタ500は、補充アドレスレ
ジスタ400の内容を選択するように切換えられ
る。以後の動作は、前記アクセス要求部10から
のアクセス要求ブロツクがバツフアメモリ100
に存在する場合の補充アドレスレジスタ400に
よるブロツク先取りの動作と同様である。
最後に、アクセス要求部10からのアクセス要
求が、主記憶装置20への書込み要求であるとき
の本発明の制御動作を説明する。
本実施例においては、書込み要求のあつたブロ
ツクがバツフアメモリ100内に存在する場合
は、該当ブロツクを無効化する構成を採る。
書込み要求がある場合、アクセス要求部10は
書込みデータをパス10―2により主記憶装置2
0に送り、同時に主記憶アドレスがアドレスレジ
スタ300にセツトされ、セレクタ500および
パス500―1を介して主記憶装置20に与えら
れる。これらの情報で主記憶装置20に書込み動
作を行なわせるとともに、アドレスレジスタ30
0の内容はセレクタ500およびパス500―1
により管理テーブル200に与えられて、対応す
るブロツクがバツフアメモリ100内に存在する
かどうか調べられる。もし存在すると、パス80
0―1により該当ブロツクのアクセス管理部21
0へのデータとして有効ビツトが論理“0”のデ
ータが与えられ、ブロツクが無効とされる。
なお、書込み動作において、対応するブロツク
がバツフアメモリに存在するときに、主記憶装置
に対する書込みとともにバツフアメモリへの書込
みも行なう。従来知られている方式における、読
み出し動作の場合と同様、アクセスビツトを調べ
ることにより、隣接ブロツクの先取りを行なうよ
う構成することも本発明として可能である。
本発明には、以上説明したように、バツフアメ
モリの管理テーブルに、アクセスビツトを設け、
将来アクセスされる可能性の大きいブロツクを予
めバツフアメモリ内に先取りするように構成する
ことによりデータ処理装置の性能を向上させるこ
とができるという効果がある。
【図面の簡単な説明】
図は本発明の一実施例を示す図である。 10…アクセス要求部、20…主記憶装置、1
00…バツフアメモリ、200…管理テーブル、
210…アクセス管理部、220…アドレス管理
部、300…アドレスレジスタ、400…補充ア
ドレスレジスタ、500,600…セレクタ、7
00…加算器、800…制御部、10―1,10
―2,20―1,100―1,100―2,21
0―1,210―2,220―1,220―2,
300―1,400―1,500―1,600―
1,700―1,800―1…パス、800―1
0,800―20,800―30,800―4
0,800―50,800―100,800―2
00…制御線。

Claims (1)

  1. 【特許請求の範囲】 1 主記憶装置の記憶内容と同一内容をブロツク
    単位で記憶するバツフアメモリと、 このバツフアメモリのブロツク記憶位置を示す
    アドレス情報と前記ブロツクのそれぞれに対応し
    て設けられ前記アドレス情報で指定されるブロツ
    クの内容が前記主記憶装置の記憶内容と同一であ
    るか否かを示す有効性ビツトと前記ブロツクのそ
    れぞれに対応して設けられ前記ブロツクのそれぞ
    れが以前にアクセスされたか否かを示すアクセス
    ビツトとを記憶する管理テーブル記憶手段と、 前記バツフアメモリのアクセス要求されたブロ
    ツクに対応した前記アクセスビツトをアクセス表
    示状態に更新する更新手段と、 前記アクセス要求されたブロツクに対応した前
    記有効性ビツトの有効および無効の状態に無関係
    に該ブロツクが以前にアクセスされていないとき
    またはそのアクセスの状態に無関係に前記対応し
    た有効性ビツトが無効を表示しているときには前
    記アクセス要求されたブロツク以外のブロツクの
    うち前記有効性ビツトにより無効表示されたブロ
    ツクの内容を前記アドレス情報で指定される前記
    主記憶装置内のブロツクの記憶内容に更新しそれ
    らのブロツクの有効性ビツトを有効と表示すると
    ともにそれらのブロツクのアクセスビツトをアク
    セスされていない状態に表示する手段とから構成
    されたことを特徴とするバツフアメモリ制御装
    置。
JP6026778A 1978-05-19 1978-05-19 Buffer memory control unit Granted JPS54151332A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6026778A JPS54151332A (en) 1978-05-19 1978-05-19 Buffer memory control unit

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JP6026778A JPS54151332A (en) 1978-05-19 1978-05-19 Buffer memory control unit

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Publication Number Publication Date
JPS54151332A JPS54151332A (en) 1979-11-28
JPS6136263B2 true JPS6136263B2 (ja) 1986-08-18

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ID=13137192

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JP6026778A Granted JPS54151332A (en) 1978-05-19 1978-05-19 Buffer memory control unit

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