JPS6135010A

JPS6135010A - トランスバーサル・フイルタ

Info

Publication number: JPS6135010A
Application number: JP14909885A
Authority: JP
Inventors: Enu Deyuukusu Jiyon; ジヨン・エヌ・デユークス; Ei Baumugaatona Richiyaado; リチヤード・エイ・バウムガートナ
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1984-07-05
Filing date: 1985-07-05
Publication date: 1986-02-19
Anticipated expiration: 2011-06-26
Also published as: US4658225A; JP2510413B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は改良された遅延回路を用いたトランスバーサル
・フィルタに関する。

〔従来技術の説明〕

アナログ信号を処理する場合には信号遅延線路を使用し
なければならないことが多い。このような遅延線路は一
般にその性質によりアナログかディジタルかに分類する
ことができる。アナログ遅延線路の典型的な例は１９７
３年８月３日に発行されたＰａｃｋｅｔｔｅ、他になる
米国特許３．９７３．１３８号に開示されている。ここ
では、所定の時間おくれを発生するのに直列に接続した
コンデンサから成るパケット・ブリゲート（ｂａｃｋｅ
ｔ　ｂｒｉｇａｄｅ）を使用している。このようなアナ
ログ遅延線路は残念なことに比較的高価であり、アナロ
グスイッチを使用しなければならず、しかもクロストー
クの問題を受けやすい。加えて、単独で使用するかある
いはカスケードにして使用するとき、このようなアナロ
グ装置は処理される信号の帯域幅が狭められるのを避け
られない。

典型的なディジタル遅延線路は１９７３年９月１８日に
発行されたＣｏｖｉｎｇｔｏｎになる米国特許３．７６
０．２８０号に開示されている。ここでは一つのアナロ
グ信号チャネルが周波数変調（ＦＭ）信号に変換されこ
れがクロックで制御されているディジタル・シフト・レ
ジスタによって遅延を受ける。得られた遅延ディジタル
信号は復調されて遅延アナログ信号となる。このような
ディジタル遅延装置はアナログ遅延線路に関する多くの
問題を克服してはいるが、帯域幅の問題はやはり残って
いる。ディジタル信号はシフト・レジスタを介してクロ
ック信号により伝わるので、系全体の帯域幅を確保する
には非常に高速なシフト・レジスタとクロック・とを使
用する必要がある。したがって、従来の信号サンプリン
グの理論によれば、遅延出力信号が０．１％のパルス幅
分解能で５メガヘルツ（１’１Ｈｚ）の情報帯域帯を備
えているためには、シフト・レジスタは１０ギガヘルツ
（ＧＨｚ）　（すなわち、５杓Ｈ２Ｘ１０００Ｘ２）以
上のクロックで制御されなければならない。

他の方式として、たとえば１９７８年１１月７日発行の
＾ｒｎｓｔｅｉｎになる米国特許４，１２４．８２０号
に開示された、クロックで制御されるシフト・レジスタ
を使用しない遅延線路がある。これはＦＭ信号をカスケ
ードに配列した多数の従来型ディジタル・ゲートと論理
ゲートに接続されたラッチとに加えて遅延回路を通過す
るＦＭパルスを再構成することにより所望の遅延機能を
得ている。そして、伝播おくれは外部のタイミング容量
または抵抗を加えて調節し、装置ごとの変動を補償して
いる。このような非同期遅延線路は前掲の米国特許３，
７６０゜２８０号のもののようにクロックを使用しては
いないが、得られる出力信号では個々のディジタル・ゲ
ートの帯域幅が狭いこと、伝播損失を克服するためラッ
チを使用していること、および伝播お（れを調節するた
めに抵抗とコンデンサとを使用していること、のために
やはり帯域幅は制限されている。

〔発明の目的〕

本発明の目的は、以上の様な問題点を有していない遅延
回路を用いることにより、小型で構成が簡単なトランス
バーサル・フィルタを提供することである。

〔発明の概要〕

本発明の好ましい実施例によれば、飽和型素子を直列に
接続して信号をおくらせる遅延回路を用いて、この遅延
回路に設けられた複数のタップから取出した信号に所定
の重み付多少をして合成するトランスバーサル・フィル
タが提供される。

〔実施例の説明〕

二進信号のおくれは信号を一連の飽和型の要素（ｓａｔ
ｕｒａｔｉｎｇ　ｅｌｅｍｅｎｔ）を介して結合するこ
とにより得られる。二進信号とは二つの電圧レベルの間
で変化する信号のことである。電圧レベルは、普通論理
０と論理１とで表わすが、たとえば０ポルトと３ボルト
とすることができる。また、飽和型の要素とは、内部に
容量を有していて（等価的に容量と見なせるものも含む
）、入力信号の状態が変化した場合、この容量の充放電
によって信号伝搬が遅延するもののことを言う。例とし
て、各種の論理ゲートがあげれらる。

第１図において、二進信号（Ｖｂ＋）はカスケード接続
された複数の要素、この場合はインバータ１４゜１６、
１８．２０．２２．２４．２６．２８．および３０、か
ら成る飽和回路の入力１２に加えられる。印加電圧（Ｖ
ｄｄ　）は（たとえば３ボルト）ノード３２で装置に加
えられる。好ましい実施例では、カスケード接続された
インバータはそれぞれ数ナノ秒（たとえば３〜２０ナノ
秒）の伝搬（すなわち、おくれ）時間ｔを持っている。

出力１０では、二進信号のおくれはインバータの数に各
インバータを通過する際の伝搬時間ｔを掛けたものに等
しい。第１図の回路では、これは９ｔである。

第２図において、二進信号（Ｖｂｚ）はカスケード接続
された複数のインバータ３４．３６．および３８の入力
４６に加えられる。出力４２はノード５０またはノード
４８に接続される。単極双投スイッチ４４またはこれに
相当する機能を有する論理回路等により、出力４２をノ
ード５０とノード４８の間で切換接続する。

これにより、入力４６から出力４２までのおくれの量を
変化させる。たとえば、カスケード接続されたインバー
タの各々の伝搬時間がｔであるとすれば、出力４２がノ
ード４８に接続されているときのおくれはｔであり、ま
た出力がノード５０に接続されているときのおくれは３
ｔである。

第３図に、二進木を用いるディジタル・スイッチングに
より伝搬遅延を変える構成の例が示されている。二進信
号は入力３２０で多数のおくれ要素３２１、３２２．３
２３．３２４．３２５．３２６．および３２７（典盟約
には第１図および第２図に示すカスケード接続されたイ
ンバータ群）に加えられる。代表的には、一つの集積回
路上に作り込まれたとき、おくれ時間Ｔはおくれ要素３
２１〜３２７の夫々について同一になる。一連の論理ス
イッチ３３１．３３２．３３３゜３３４、３４１．３４
２．　　および３５１（代表的には単極双投のスイッチ
またはこれに相当する論理回路等）は、二進木の形に配
列されて、回路全体の伝搬時間を選択する。論理スイッ
チ３３１〜３３４．３４１〜３４２、および３５１の接
点位置により、入力３２０から出力３６０までの伝搬お
くれの範囲はＯＴから７７’までとなる。第３図の回路
では、スイッチのレベルは三つある。スイッチ３５１は
第１のレベルをつくる。スイッチ３４１　と３４２は第
２のレベルをつくる。スイッチ３３Ｌ　３３２．３３３
．および３３４は第３のレベルをつくる。各レベルにあ
る全スイッチは、便宜のため、連動して切換ってよい。

たとえば、第３図に示すとうり、第３レベルのスイッチ
３３１゜３３２、３３３．および３３４はそれぞれ「１
」と記した極を選択している。

第３図に示す構成では、スイッチの各レベルは、おくれ
時間の係数（ｒｎＴ’Ｊのｎ）を二進数で表わした場合
の各ビットを表わしている。レベル１は最上位のビット
であり、レベル２は次に最も高い位のビットであり、レ
ベル３は最上位のビットである。たとえば、第３図にお
いてレベル１のスイッチ３５１はｒｌＪにセットされて
おり、レベル２のスイッチ３４１〜３４２は「０」にセ
ットされており、レベル３のスイッチ３３１〜３３４は
ｒｌＪにセットされているから、電流おくれは１０１ｂ
ｉｔｔ　ＸＴ、すなわち５Ｔである。（ここで添字、ｉ
は２進数であることを示す）。

第４図には、おくれを変えるためのもう一つの構成を示
しである。二進信号（Ｖｂｔ）は　入カフ２で多数の飽
和型素子６４．６６、６８．および７０（代表的には、
図示のとうり、カスケード接続したインバータ）に結合
される。たとえばデプリーション型ＭＯＳＦＥＴ等の可
変抵抗７４．７６、７Ｂ、および８０は制御人力６２に
加えられた制御電圧（Ｖｃｅ）により制御され可変電流
源として働く。遅延時間ｔは制御電圧Ｖｃ４が変化する
につれて変化する。しかし、通常、制御電圧Ｖｃａが一
定に保たれているときは、飽和型素子６４．６６、６８
．および７０が一つの集積回路上に作られるならば、遅
延時間ｔはそれぞれの飽和型素子６４．６６、６８．お
よび７０について等しくなる。したがって、入カフ２か
ら出力６０までのおくれは常に４ｔである。制御電圧Ｖ
ｃ４が減ると、可変抵抗？４．７６、７８．および８０
のそれぞれの抵抗は増大する。これにより、可変抵抗７
４．７６、７８．および８０を通る電流が減少して飽和
型素子６４．６６゜６８、および７０のそれぞれの伝搬
遅延時間ｔが増大する。また同様にして、制御電圧Ｖｃ
、が増大するにつれて、伝搬時間ｔが減少する。したが
って、制御電圧Ｖｃ４の変化により入カフ２から出力６
０までのおくれが変化する。

第５Ａ図〜第５Ｅ図に集積回路上の二つのインバータの
接続例を示す。第５Ａ図はエンハンスメント型ＭＯ３Ｆ
ＥＴ　６０３とデプリーション型ＭＯ３ＦＩ！Ｔ６０１
　とから成るインバータ６０７．が図示のように、エン
ハンスメント型ＭＯＳＦＥＴ　６０４とデプリーション
型ＭＯ５ＦＥＴ　６０２とから成るインバータ６０８に
結合している回路を示している。ＭＯＳＦＥＴ　６０１
．６０２は夫々インバータ６０７と６０８の負荷抵抗と
して作用する。出力ツードロ０６は後段のインバータの
入力に結合している。第５Ａ図かられかるとうり、出力
ツードロ０６の信号Ｖｏは、インバータ６０７での伝搬
おくれとインバータ６０８での伝搬おくれだけの時間経
過後は、入力６０９の電圧Ｖｉ　と同じである。この回
路に関しての実験の結果、立上り時間と立下り時間との
比が少なくとも３：１であることがわかた。ここで、立
上り時間とは信号Ｖ。

が論理Ｏから論理１に上昇し始めてから信号Ｖ。

が論理Ｏから論理１に上昇するまでに必要な時間を意味
する。立下り時間とは信号Ｖｏが論理１から論理０に下
降を始めてから信号Ｖｏが論理１から論理０に下降する
のに必要な時間を意味する。

立上り時間と立下り時間とが非対称であるため高周波パ
ルス列を、第５Ａ図の回路に示すように結合している一
連のインバータを通して、パルス間のタイミングを歪ま
せることな（伝搬させるのは困難である。

第５Ｂ図においては、エンハンスメント型ＭＯ３ＦＥＴ
　６２３とデプリーション型ＭＯ５ＦＥＴ　６２１　と
から成るインバータ６３１は図示のようにエンハンスメ
ント型ＭＯ５ＦＥ７６２４とデプリーション型ＭＯ５Ｆ
ＥＴ６２２とから成るインバータ６３２と結合している
。

ＭＯＳＦＥＴ　６２１と６２２は可変負荷抵抗として働
く。入力ツードロ２９と入力ツードロ２７は、前段のイ
ンバータの出力ノードに結合している。出力ツードロ２
６と出力ツードロ３４は後段のインバータの入力に結合
している。第５Ｂ図に示すように、入力ツードロ２９　
’１よＭＯＳＦＥＴ　６２３に結合しており、またＭＯ
ＳＦＥＴ　６２２のゲート６２８とも結合している。同
様に、インバータ６３１のシード６２５はゲート６３０
”ｉ？ＭＯ３ＦＥＴ　６２４ニ結合しており、出力／　
−）’６２６とも結合している。第５Ｂ図の回路につい
ての人力６２９から出力６３４までの立上り時間と立下
り時間の比は約１．５＝１であることがわかった。この
特性により第５Ｂ図の回路は第５Ａ図に示す回路よりも
高周波パルス列を伝えるのに適している。

第５Ｃ図は二つのインバータ１１４と１１６とが結合し
ている回路を示す。入力１１８に加わる制御電圧ＶＣｓ
が変化すると、いずれも可変電流源として働くデプリー
ション型ＭＯ３Ｐｔ！７１０２とデプリーション型ＭＯ
５ＦＥＴ　１０４の夫々の両端間の抵抗が変化。

する。入力ノード９８と入力ノード１００は前段のイン
バータの出力ノードに結合している。入力ノード１００
の電圧■１゜。は入力ノード９Ｂの電圧Ｖ９１１の逆に
−なっている。すなわち、電圧ＶｑＢが論理１のときは
、電圧■１゜。は論理０である。また逆も同様である。

インバータ１１４のデプリーション型）’ｌ０ｓＦＢＴ
　１０６とエンハンスメント型？ＩＯ３ＦＥＴ　１１０
は図示のとうりインバータ１１６のデプリーション型Ｍ
Ｏ５ＦＥ７１０８とエンハンスメント型ＭＯ５ＦＥＴ　
１１２に結合している。出力ノード９４と出力ノード９
６は後段のインバータに接続できるようになっている。

第５Ｂ図の回路と第５Ｃ図の回路との主な違いはＭＯＳ
ＦＥＴ　１０２と１０４が加わっていることである。

この二つのＭＯＳＦＥＴは夫々インバータ１１４と１１
６に追加されているが、同様なＭＯＳＦＥＴをカスケー
ド接続した一連のインバータの各々に追加して、そのイ
ンバータを流れる電流を制御することにより各インバー
タでの遅延時間を変えることができる。この遅延時間を
変える能力を用いて集積回路間の伝搬時間のばらつきを
補正して標準値に合わせることができる。集積回路中の
伝搬時間は集積回路を製作する過程でのプロセスの変動
のために変動する可能性がある。プロセスの変動として
は、デプリーション・モードの負荷素子に関するドーピ
ング濃度の変動、小寸法素子のゲートの形状寸法の変動
、および温度変化のような環境条件の変化等がある。

第５Ｄ図と第５Ｅ図には、結合インバータの他の例を示
す。この例では、プロセス変動から生ずる伝搬時間の広
範な変動を、他のインバータの性能パラメータを損わず
に補償するようになっている。第５Ｄ図でインバータ３
５５と３５６は夫々二つのデプリーション型ＭＯ５ＦＥ
Ｔを備えており（インバータ３３５にはデプリーション
型ＭＯ５ＦＨＴ　３５１と３５３１インバータ３５６に
はデプリーション型ＭＯＳＦＨＴ　３５２と３５４）、
これらを直列に接続して電流制御により遅延時間を変化
させるようになっている。第５Ｅ図ではインパーク３８
５と３８６の各々には、一つのデプリーション型ＭＯ３
Ｆ［！Ｔと一つのエンハンスメント型ＭＯ５ＦＥＴとが
設けられており（インバータ３８５にはデプリーション
型１’１Ｏ５ＦＥＴ３８１　とエンハンスメント型ＭＯ
５ＦＥＴ　３８３　、またインバータ３８６には、デプ
リーション型ＭＯ５ＦＥＴ　３８２とエンハンスメント
型ＭＯ５ＦＥＴ　３８４）、これらを並列に接続して電
流制御により時間遅延を生ずるようになっている。

第６図はアナログ信号を遅延させる回路のブロック図で
ある。アナログ入力信号Ｖａ６は入力１２０に加えられ
る。変調器１２２において、アナログ入力信号Ｖａ６は
入力１２３に加わる搬送波Ｖｃ６を変調する。変調は、
たとえば、パルス幅変調、周波数変調、あるいは位相変
調とすることができる。変調器１２２から出る変調信号
Ｖｍａは遅延回路１２４の入力１３０に接続されている
。遅延回路１２４は一連の飽和素子、たとえば前述のよ
うなカスケード接続されたインバータから構成されてい
る。遅延回路１２４の変調遅延出力信号Ｖｍｄａは復調
器１２６の入力１３１に接続されている。ここで復調さ
れることによって得られる遅延アナログ信号Ｖｄａ６が
出力ノード１２８に現われる。遅延アナログ信号Ｖｄａ
、は、アナログ入力信号を遅延回路１２４で決まる遅延
時間だけ遅らせたものである。

第７図は、パルス幅変調を行なった場合の、第６図の回
路の遅延回路１２４の入力１３０における変調信号ｖｍ
６の波形の例を示している。

第８図はパルス幅変調を採用している遅延回路の簡略ブ
ロック図である。アナログ入力信号ｖａｌｌは入力１７
６に加えられる。パルス幅変調器１６２は入力１６０に
与えられる三角波（すなわち、背中合せのこぎり波）Ｖ
ｔｒｌｌでアナログ信号Ｖａｏをパルス幅変調する。三
角波Ｖｔｒ、の振幅はアナログ入力信号Ｖａ６の最大振
幅より大きくなければならない。また三角波Ｖｔｒｅの
周波数は、ナイキストのサンプリング定理を満足するた
め、アナログ信号Ｖａ６の中の注目される最高次高調波
周波数の少なくとも２倍でなければならない。

パルス幅変調器】６２の出力、すなわちパルス幅変調信
号Ｖｐ、は、典型的には前述のカスケード接続したイン
バータからから成る遅延回路１６６に接続されている。

低域フィルタ１７４は遅延回路１６６から出力される遅
延パルス幅変調信号Ｖｐｄ、を遅延アナログ信号Ｖａｄ
＋＋に変換する。この遅延アナログ信号Ｖａｄｅは回路
の出力１７０に現われる。この信号はアナログ人力Ｖａ
ｎをその回路で決まる遅延時間だけ遅らせた信号である
。

第８Ａ〜８０図は第８図のパルス幅変調器１６２の各種
の構成を示す回路図である。第８Ａ図の構成では、比較
器６３０を用いて、アナログ入力信号Ｖａ６と三角波発
生器６３２により発生する三角波Ｖｔｒ、とを比較する
。パルス幅変調された信号Ｖｐ、は比較器６３０の出力
６３４に現れる。

第８Ｂ図のパルス幅変調器では、アナログ入力信号Ｖａ
Ｂを三角波発生器６６２から発生する三角波Ｖ　ｔｒ６
に加算することにより信号Ｖａｄｄｓを得る。

比較器６６０は信号Ｖａｄｄｓを一定の基準（第８Ｂ図
では接地電位を基準としである）と比較しパルス幅変調
信号Ｖｌ）ａを生ずる。

第８Ｃ図でも、アナログ入力信号ＶａＩｌを三角波発生
器６８２から生ずる三角波Ｖｔｒｓに加算して信号Ｖａ
ｄｄ、を得る。信号Ｖａｄｄｌは入力キャパシタンス７
１１を介して接続されて、入力信号Ｖｉｎ１となる。こ
の入力信号Ｖ　ｉｎｎはカスケード接続された奇数個の
インバータ　（カスケード接続インバータ６９４〜６９
７で表わす）を通って伝搬し、出力６８４にパルス幅変
調信号Ｖｐａとして表われる。典型的には、第８Ｃ図の
変調器についてはインバータの個数としては２１ケのイ
ンバータをカスケード接続すれば充分である。

入力抵抗６９３．出力抵抗６９２．およびキャパシタン
ス６９１は帰還回路として働く。この帰還回路は入力信
号Ｖ　ｉｎｓの直流成分を第１のインバータすなわちイ
ンバータ６９４のスレッショルド電圧に抑えている。し
たがって、信号Ｖ　ｉｎ＠の振動の中心値はインバータ
６９４のスレショルド電圧になっている。入力信号Ｖ　
ｉｎｎの直流成分がインバークロ９４のスレショルド電
圧より低ければ、パルス幅変調信号Ｖｐ、のデユーティ
・サイクルが増大する。従ってキャパシタンス６９１の
電荷が増加することにより入力信号Ｖ　ｉｎｓの直流成
分が上昇する。同様に、入力信号Ｖ　１ｎｌｌの直流成
分がインバータ６０４のスレッショルド電圧より高けれ
ば、信号Ｖｐ、のデユーティ・サイクルが減少し、これ
によってキャパシタンス６９１の電荷□が減って入力信
号Ｖ　ｉｎｎの直流成分が下降する。

第８Ｄ図は信号Ｖ　ａｃｔ　Ｖ　ｔｒａ＋　Ｖ　ａｄｄ
ａ＋およびＶｌ）ａのタイミング・チャート　（尺度に
よらない）を示す。入力信号Ｖ　１ｎｌｌの波形ば信号
Ｖａｄｄｓとほとんど同じである。唯一の相異は、入力
信号Ｖｉｎｓでは基準信号Ｖｉで表わされる直流成分が
インバータ６９４のスレッショルド電圧になっている点
である。ここでは信号Ｖａｄｄ、の直流成分は０ボルト
である。

第９Ａ図はパルス幅変調回路の他の例を示す。

クロック発生器２０１は代表的には周波数１６ＭＨｚで
一連のクロック・パルスＶｃｋｗを発生する。論理ゲー
ト２０５はクロック発生器２０１から直接到来するクロ
ックパルスＶＣｋｇと、遅延回路２０４を通って伝搬し
てくる一連のパルスＶ　ｄ　ｑとの間で排他的論理和（
ＸＯＲ）演算を行う。論理ゲート２０５は他の論理ゲー
ト（たとえば、ＡＮＤゲート、またはＯＲゲート、ある
いは各種のフリップフロップ）で二つの入力信号間の相
対的な位相にしたがってデユーティ・サイクルが変化す
る出力信号を発生するもので置き換えることができる。

遅延回路２０４は代表的には上述のようにカスケード接
続されたインバータから構成される。アナログ入力信号
Ｖａｑは遅延回路２０４の入力２０２に加えられる。ア
ナログ信号Ｖａ、の変化により、クロック・パルスＶｃ
ｋｗが遅延回路２０４を通過する時の、伝搬おくれは、
第５Ｃ図の回路について説明した様に変化する。

代表的には、アナログ入力信号Ｖａ、が３．０ボルトの
とき、遅延回路２０４は一連のクロックパルスＶ　ｄ　
９の位相を９０６シフトする（たとえば、クロック周波
数が１６１１８２のとき約１６ナノ秒のおくれ）。

、第９Ｂ図に第９Ａ図の回路のタイミング・チャートを
示す。波形２１７はクロック発生器２０１により発生さ
れたクロック・パルスＶｃｋｗを示す。波形２１８は９
０°だけ位相シフトされたクロック・パルスＶｃＬであ
る遅延回路２０４の出力２０４ａを示す。

波形２１９は論理ゲート２０５の出力２０３に現れるパ
ルス幅変調信号Ｖｐｗｇを示す。遅延回路２０４が９０
″の位相シフトを行うと、パルス幅変調信号Ｖｐｉｍｇ
はデユーティ・サイクルが５０％で周波数がクロックパ
ルスＶｃｋ、の周波数の２倍に等しい方形波になる。遅
延回路２０４による時間遅延が大きくなるとパルス幅変
調信号Ｖｐｗｇのデユーティ・サイクルが大きくなる。

遅延回路２０４による時間遅延が減るとパルス幅変調信
号ＶｐＨ，のデユーティ・サイクルが減少する。このよ
うに、アナログ入力信号Ｖａｇは、クロック・パルスＶ
　ｃｋ＊の後縁の位置をクロック・パルスＶｃｋｑの前
縁に関して変化させることにより、遅延回路２０４の入
力２０２に与えられるクロック・パルスＶｃｋ＊ｘをパ
ルス幅変調する。

第９Ｃ図にパルス幅変調の他の例を示す、クロック発生
器２０９は、代表的には１６ＭＩＩｚの周波数の一連の
クロックパルスＶｃｋｖｃを発生する。クロックパルス
Ｖｃｋｑｃは遅延回路２１２と遅延回路２１３を通る様
に接続されている。遅延回路２１２と２１３は一般に同
一のものであり、前述のとうりカスケード接続されたイ
ンバータから構成される。アナログ入力信号Ｖ　ａ　ｑ
　ｃは回路の入力２０６に加えられる。

アナログ信号Ｖａｇｃは差動電圧駆動装置に分配される
。たとえば、増幅器２１０はアナログ入力信号Ｖａｑｃ
を入力し、このアナログ入力信号Ｖａｇｃに直流バイア
ス電圧を加算して第１の出力信号Ｖｐｌを出力する。一
方反転増幅器２１１はアナログ信号ｖａ、ｃを反転し且
つ直流バイアス電圧を加算して第２−の出力信号ＶＰｚ
を出力する。

第１の出力信号Ｖ　Ｉ）　ｒは遅延回路２１１の制御入
力２１２ｃに接続され、また第２の出力信号Ｖｌ）ｚは
遅延回路２１３の制御入力２１３ｃに接続されている。

第１および第２の出力信号Ｖ　Ｉ）　＋　＋　Ｖ　ｐｚ
はクロック・パルスＶＣｋｖｃの遅延回路２１２と２１
３中での伝搬おくれを変化させる。遅延回路２１４は更
に遅延回路２１３の出力に９０″の位相シフト　（たと
えばクロック周波数が１６ＭＩＩｚのとき約１６ナノ秒
のおくれ）を生ぜ゛しめる。修正信号Ｖｃ、を遅延回路
２１４の制御入力２０８に加えて、ＩＣプロセスにとも
なう遅延のばらつきの補償のため遅延回路２１４を通る
伝搬遅延を変化させてもよい。

遅延回路２１２の出力２１２ａの信号Ｖｘ３と遅延回路
２１４の出力２１４ａの信号Ｖｘｚは論理ゲート２１５
を介　−して出力２０７に接続されている。論理ゲート
２１５は遅延回路２１２と２１４の両出力の排他的論理
和演算を行う。論理ゲート２１５は、二つの入力信号間
の位相によってデユーティ・サイクルが変化する出力信
号を与える他の論理ゲート（たとえばＡＮＤゲート、ま
たはＯＲゲート、あるいは各種のフリップフロップ）で
置き換えることができる。排他的論理和演算により出力
２０７上に与えられた結果は、パルス幅変調信号Ｖｐｓ
ｑｃである。この信号は両縁で対称的に変調されている
。信号Ｖｘ、は遅延回路２１３と２１４の間に示されて
いる。

第９Ｄ図には、回路入力に関するタイミング・チャート
を示しである。波形２３６はアナログ入力信号Ｖａｇｃ
を示す。波形２３７は第１の出力信号Ｖ　ｐ＋を示す。

波形２３８は第２の出力信号Ｖｐ、を示す。波形２３６
上にアナログ入力信号Ｖ　ａ　９　Ｃの電圧値Ｖ、。、
　　Ｖ９ｆ、およびｖ９．を示しである。

第９Ｅ図にアナログ入力信号Ｖａｑｃの電圧値がＶｇ、
あるときのクロック・パルスＶｃｋｗ＋信号Ｖ　ｘ　Ｉ
＋Ｖｘ、、　Ｖｘｓ、およびパルス幅変調信号ＶＰ１１
ｑｃのタイミング・チャートを示す。第９Ｅ図には、ア
ナログ入力信号Ｖａｑｃの電圧値がＶ　ｇ　ｆであると
きのクロック・パルスＶｃｋ＊＋信号ＶＸ＋＋　Ｖｘｚ
、　　Ｖｘｓ＋およびパルス幅変調信号Ｖｌ）１１．Ｃ
のタイミング・チャートを示す。また第９Ｇ図にはアナ
ログ入力信号Ｖ　ａ　９　Ｃの電圧値がＶｑ、であると
きのクロック・パルスＶｃｋｑＩ信号Ｖｘ＋＋　Ｖｘｚ
＋　ＶＸ３．およびパルス幅変調信号Ｖｐｗ、ｃのタイ
ミング・チャートを示す。

第９Ｃ図に示す回路は第９Ａ図に示す回路にいくつかの
性能上の改良が加えられている。たとえば、第９Ｃ図の
回路では、パルスの前縁と後縁の両者がアナログ入力信
号Ｖａ＊ｃの変化の影響を受ける。第９Ａ図の回路では
、遅延回路２０４の時間遅延が変化しても波形２１９の
パルスの後縁が変化するだけである。第９Ｃ図の回路は
各パルスの前縁と後縁を共に変化させるので、遅延回路
２１２と遅延回路２１３が遅延回路２０４の半分の飽和
型素子を備えていれば第９Ａ図の回路と同じダイナミッ
クレンジを存することができる。このことは遅延回路２
１２と２１３を通って伝搬する結果として信号Ｖａ＊ｃ
に現われる可能性のある変調の非直線性を打消すのに役
立つ。

第１０図は周波数変調を採用しているアナログ遅延回路
の簡略ブロック図である。アナログ入力信号Ｖ　ａ　Ｉ
ｏは電圧制御発振器１８２の入力１８０に加えられる。

電圧制御発振器１８２の出力１８３は、典型的には前述
のとうりカスケード接続されたインバータから成る遅延
回路１８４に与えられる。遅延回路１８４の出力１８５
はＦＭ検波器１８６に接続されている。このようにして
、遅延アナログ信号Ｖｄａ＋ａがＦＭ検波器１８６の出
力１．８８に現われる。

第１１図は位相変調を採用しているアナログ遅延回路の
簡略ブロック図である。アナログ入力信号Ｖａ１１　は
位相変調器１９６の入力１９２に加えられる。

位相変調器１９６の第２の入力に接続しているのは定周
波数信号発生器１９０である。位相変調器１９６の出力
１９７は遅延回路１９８に結合している。遅延回路１９
８は代表的には前述のようなカスケード接続されたイン
バータから構成されている。遅延要素１９８の出力１９
９は位相検器２００に入力される。

遅延アナログ信号Ｖｄａ＋＋は位相検波器２００の出力
１９４に現われる。

第１２図は信号Ｖ　ａ　ｌ　ｇの周波数変数または位相
シフト変調のいずれにも使用できる回路のブロック図を
示す。クロック・パルスＶｃｋ＋ｉはクロック発生器７
１３により遅延回路７３４の入カフ３２に結合している
。典型的には遅延回路７３４は上述のようなカスケード
接続されたインバータから構成される。

アナログ信号ＶａＨは遅延回路７３４の入カフ３３に結
合している。上に述べた様にして、信号Ｖａ＋□の変化
により遅延回路７３４を通るクロック・パルスＶｃｋ＋
ｚの伝搬遅延が変化する。したがって、周波数変調、ま
たは位相変調された信号ＶＩＩＩｌｔが遅延回路７３４
の出カフ３５に現われる。

第１３Ａ図は前述の遅延回路を用いて構成されたトラン
スバーサル・フィルタを示ス（トランスバーサル・フィ
ルタとその性質の一般的記述についてはＰｒｏｃｅｅｄ
ｉｎｇｓ　ｏｆ　ｔｈｅ　１．Ｒ，Ｅ、　　１９４０年
７月号掲載のＨｅ１ｎｚ　Ｅ、　Ｋａｌ１ｍａｎｎ＋　
　ｒ　）ランスバーサル・フィルータ」を参照されたい
）。アナログ入力信号Ｖａｎ、は変調器、たとえば比較
器２３０、の第１の入力２１３ａに加えられる。比較器
２３０の第２人力２３１ｂには搬送波発生器２２０が接
続されている。比較器２４０の出力２３１ｃは、前述の
ようなカスケード接続されたインバータから構成される
のが一般的な遅延回路２３２に接続されている。

遅延回路２３２の一連の出力であるタップ２２１゜２２
２、２２３．２２４．２２５．２２６．２２７．２２８
．および２２９は加算ノード２３５ａ、　２３５ｂ、お
よび２３５ｃで組合わされる。タップ２２１゛〜２２９
の各々には図示のとうり抵抗２２１ａ〜２２９ａが設け
られている。抵抗２２１ａ〜２２９ａの値はタップ２２
１〜２２９の信号を、適当に重み付けする様に選択され
て台り、これにより加算ノード２３５ａ、　２３５ｂ、
および２３５ｃでこれらの信号を比例的に混合するとき
所定のトランスバーサルフィルタの特性が得られるよう
にする。低域フィルタ２３４ａ、　２３４ｂ、および２
３４ｃは加算ノード２３５ａ。

２３５ｂ、および２３５ｃで比例混合された信号から変
調搬送波を除去し低域フィルタ出力２３４を発生する。

第１３Ａ図に示すように、トランスバーサル・フィルタ
を構成するにあたってカスケード接続された遅延用の素
子から成る遅延回路を使用すれば最小数の回路素子でい
くつものトランスバーサル・フィルタ特性をつくり出す
ことができる。

第１３Ｂ図は第１３Ａ図のトランスバーサル・フィルタ
とほぼ同じものだが、抵抗２２１ａ〜２２９ａが夫々電
流源■、〜■、で置き換えられている。信号１．−１゜
は電流源■１〜■、への制御入力信号として作用する。

たとえば、ｔｌが論理１のとき１．は「オン」であり、
１、が論理０のとき１１は「オフ」である。電流源■１
〜１．を使用すれば集積回路上にトランスバーサルフィ
ルタを更に完全に組込むことができる。

第１４図は前述の遅延回路を用いて構成した音響映像装
置のブロック図である（音響映像の一般的議論について
はＨｅｗｌｅｔｔ−Ｐａｃｋａｒｄ　Ｊｏｕｒｎａｌ　
１９Ｂ３年１０月号のＨ，Ｅｄｗａｒｄ　Ｋａｒｒｅｒ
、　Ａｒｔｈｕｒ　Ｍ、　Ｄｉｃｋｅｙ。

「超音波映像：概観」を参照されたい）。一連のトラン
スデユーサ２４１．２４２．２４３．および２４４は超
音波パルス２４５を身体器官２４０に向けて送出する。

身体器官２４０は入射した超音波パルス２４５を反射し
、吸収し、あるいは散乱する。次にトランスデユーサ２
４１〜２４４は送出された超音波パルス２４５の反射し
且つ散乱した残りである入来超音波パルス２４６を受取
る。トランスデユーサ２４１〜２４４は入来する超音波
パルス２４６を電気信号に変換する。この電気信号は受
信器と変調器（第１４Ａ図に示す）を介して一連の遅延
回路２５１．２５２゜２５３、および２５４に与えられ
る。各遅延回路２５１〜２５４には、夫々遅延制御入力
２６１．２６２．２６３．および２６４を備えている。

遅延制御入力２６１〜２６４は各遅延回路２５１〜２５
４におけるお（れを変えるのに使用することができる。

遅延回路２５１〜２５４は上述の第５図の回路と同様の
回路であって良い。

遅延回路２５１〜２５４の遅延時間を夫々変えておくこ
とにより超音波パルス２４６から得られた電気信号を加
算回路２７０によって混合し、身体器官２４０の像２７
２を得ることができる。

第１４Ａ図は第１４図に示す音響映像装置の主要部のブ
ロック図である。図中、トランスデユーサ２４１〜２４
４と遅延回路２５１〜２５４の間に結合されている受信
器２４１ａ〜２４４ａは二進信号を出力する変調回路を
備えている。受信器２４１ａ〜２４４ａは信号をパルス
幅変調してから遅延回路２５１〜２５４に与える。身体
器官２４０上の焦点２４０ａは人体内の深部２４７であ
る０反射されて入来する超音波パルスの経路２４６ａ〜
２４６ｄは夫々異なる長さを有する。各遅延回路２５１
〜２５４の遅延量の選定にあたっては、焦点２４０ａで
反射された超音波パルスが加算回路２７０へ到るまでの
時間（超音波の形態時の時間＋電気信号になってからの
時間）、がどの経路２４６ａ〜２４６ｄを走行したか無
関係に、同じになるようにする。図示した様に、加算回
路２７０は抵抗２７０ａ〜２７０ｄおよび低域フィルタ
２７０ｅから構成することができる。このように、遅延
回路２５１〜２５４から出てくるパル幅変調された信号
は、復調のため共通の低域フィルタ２７０ｅを通過する
前に、ノード２７０ｆで抵抗性回路網（すなわち、抵抗
２７０ａ〜２７０ｄ）で比例的に混合される。

第１４Ｂ図は遅延回路２５１の一例を詳細に示している
。遅延時間制御信号２６１はタップ選択回路網２６５ａ
および２６５ｂへ入力される。受信器２４１ａからのパ
ルス幅変調信号Ｖ２４１ｍを運ぶ入力２４１ｂは遅延部
２６６を介して遅延部２６７ａ〜２６７ｅに接続されて
いる。

遅延部としてば２６７ａ〜２６７ｅだけを示しであるが
、典型的には第１４Ｂ図に示す様にして更に多くの遅延
部を接続することができる。この例においては、遅延部
２６７ａ〜２６７ｅは６３ケのインバータを備えており
、信号は各遅延部で６２．５ｎｓおくれる。各遅延部２
６７ａ〜２６７ｅの出力はタップ選択回路網２６５ａと
２６５ｂの一方に接続され、また入力は他方のタップ選
択回路網２６５ａと２６５ｂに接続されている。遅延時
間割御信号２６１の指示により、タップ選択回路網２６
５ａと２６５ｂは遅延部２６７ａ〜２６７ｅから一つの
出力を選択して混合器２６８に与える。混合器２６８の
出力２６９は第１４Ａ図に示すように、加算器２７０に
接続される。タップ選択回路Ｍ４２６５ａと２６５ｂで
選択された遅延部の出力により遅延回路２５１によるお
くれの長さが決まる。このようにして遅延回路２５１に
よるおくれは遅延時間制御信号２６１により、６２．５
ナノ秒毎の値を選択できる。この増分をも、と少くした
い場合には、インバータを少（しおよび／あるいは各イ
ンバータを通る伝搬おくれを短かくすることにより各遅
延部の遅延時間を短くすれば良い。

第１５図は前述の遅延回路を用いて構成したＦＭ検波器
の簡略ブロック図である（ＦＭ検波器に遅延線路を使用
することについての一般的議論についてＭｉｃｒｏｗａ
ｖｅ　＆　ＲＦ　　１９８２年１１月号掲載のＪｏｓｅ
ｐｈＦ、　Ｌｕｔｚ、　　ｒ同期遅延線検波器が広帯域
の性能を与える」を参照されたい）。たとえば搬送周波
数１０．７ＭＨｚの振幅制限等を施された制限ＦＭ信号
（ｌｉｍｉｔｅｄ　ＦＭ　ｓｉｇｎａｌ）　Ｖｆｍが、
典型的には前述のようなカスケード接続したインバータ
である遅延回路２８２に与えられる。遅延要素２８２は
搬送波の周波数（１０，７Ｍ■２）で（２ｎ＋１）ｘ９
０°の位相シフトを生ずるように通常は選定される。遅
延回路２８２の出力２８３と制限ＦＭ信号ｖｆｍは排他
的論理和（ＸＯＲ）ゲート２８４を介して低域フィルタ
２８６に与えられている。ＸＯＲゲート２８４は他の論
理ゲート（たとえば、ＡＮＤゲート、またはＯＲゲート
、あるいは各種のフリップフロップ等で、出力信号のデ
ユーティ・サイクルが二つの入力信号間の相対的位相に
したがって変化するものであれば、良い）で置き換える
ことができる。ＸＯＲゲート２８４の出力２８５におけ
るディジタル信号Ｖｄｓは本質的にパルス幅変調された
信号である。低域フィルタ２８６はパルス幅変調信号Ｖ
ｄｓから搬送波を除去して復調されたアナログ信号Ｖａ
ｎｓを発生する。遮断周波数がＦＭ信号の範囲より低い
低域フィルタ２８７を安定性を高めるために付加するこ
とができる。低域フィルタ２８７は帰還を行う遅延回路
２８２と電気的に結合して遅延回路２８２が搬送波の周
波数で確実に（２ｎ＋１）ｘ９０°の位相シフトを行う
ようにすることができる。

９０＠あるいはその奇数倍の位相シフト　（たとえば９
０”、４５０”、　　８１０’）を行うためには、遅延
回路２８２は制限ＦＭ信号Ｖｆ■を９０６またはその奇
数倍の位相シフトに相当するだけ時間遅延させなければ
ならない。第１５Ａ図のグラフに示されているとうり、
時間遅延を９０°位相シフトの更に高次の倍数に相当す
る量に増加するとＦＭ検波器の感度が増大する。この効
果は同調回路から構成されている従来のＦＭ検波器の場
合にＱの増大に伴って感度が増大することに似ている（
Ｑとは共振回路の利得の数字であって抵抗に対するリア
クタンスの比である）。第１５Ａ図のグラフは感度対時
間おくれの計算結果を示すもので、搬送波周波数は１０
ＭＨ２としである。ラジアン／１０−’ヘルツで表わし
た感度を縦軸に、ナノ秒で表わしたおくれの長さを横軸
に取っである。

第１６図は遅延時間がある固定値になるように遅延回路
を校正する回路のブロック図である。遅延回路のこのよ
うな校正は多くの用途、たとえば、第１４Ｂ図に示す遅
延回路２５１の設計、にとって重要である。

第１６図では、典型的には上述のようなカスケード接続
されたインバータから成る遅延回路５１２に制御電圧入
力５１３が設けられている。制御人力５１３にかかる制
御電圧Ｖｃ１６は遅延回路５１２による信号遅延時間を
変化させるのに使用される。カウンタ５０４は遅延回路
５１２の人力５１２ａに接続されている。カウンタ５１
１は遅延回路５１２の出力５１２ｂに接続されている。

カウンタ５０４と５１１は遅延線路５１２による最大可
能遅延時間より大きな周期を有する信号を発生するよう
に選定される。

カウンタ５０４　と５１１の出力はタイミング要素５０
７に与えられている。タイミング要素５０７は典型的に
は比較器あるいはフリップフロップである。タイミング
要素５０７は両出力を比較しその出力信号をフィルタ５
１０を介して遅延回路５１２の制御人力５１３に信号Ｖ
　Ｃ＋　ｂを与える（つまり、前述の制御電圧ＶｃＨは
この様にして与えられる）。

このようにしてカウンタ５０４からの出力とカウンタ５
１１からの出力を整列させる。制御電圧ＶＣＩ６は遅延
５１２による伝搬遅延時間を校正するための遅延回路５
１３への帰還信号として作用する。リセット入力５０２
はリセット入力５０５を介してカウンタ５０４のリセッ
ト人力５０５、リセット入力５０８を介してカウンタ５
１１のリセット入力５０８に与えられる。リセット入力
５０２はまた遅延回路５１２の入力側にあるＡＮＤゲー
トの一方の入力にも与えられている。

第１７図に第１６図の回路の一構成例を示しである。

本構成は第１４Ｂ図の遅延部２６７ａ〜２６７ｅを校正
するのに使用することができる。１マイクロ秒の遅延回
路５４４は第１６図の遅延回路５１２に対応する。遅延
回路５４４は一連のタップ線５３３を介してタップ選択
回路網５３１に結合されている。選択線５３０は一連の
タップ線５３３のどのタップを遅延出力５３２に接続す
るかを選択する。異なるタップ線路が選択されるとこれ
にしたがってシステム人力５４７から遅延出力５３２へ
の伝搬遅延が変化する。

１／６４カウンタ５６０と５４５はそれぞれ第１６図の
カウンタ５０４と５１１に対応する。遅延（Ｄ）フリッ
プフロップ５６２はタイミング要素５０７に対応する。

低域フィルタ５６３はフィルタ５１０に対応する。更に
、リセット入力５４８．５６１．５６２．および５６５
はそれぞれリセット入力５０２．５０５．５０９．　　
台よび５０８に対応する６ＡＮＤゲート５４９は＾ＮＤ
ゲート５０３に対応する。

パルス変調された３２ＭＨｚの信号ｖＩＩＩＩマがシス
テム人力５４７に与えられると、ＡＮＤゲート５４９を
介してカウンタ５６０に与えられるとともに、遅延回路
５４４を介してカウンタ５４５に与えられている。

１７６４カウンタ５６０は０．５ＭＨｚの信号ＶＣＩＩ
？をＤフリップフロップ５６２のクロック人力ＣＬに与
える。

１／６４カウンタ５４５はＮＯＴゲート５６４を介して
０．５ＭＨｚの信号Ｖｄ、、をＤフリップフロップ５６
２のＤ入力に与える。遅延回路５４４が１マイクロ秒に
校正されているとき、信号Ｖ　ｄ　＋　’ｒとＭＣｌｌ
７は位相が合っている。Ｄフリップフロップ５６２のＱ
出力上の信号ＶＱＩ？のデユーティ・サイクルにより、
制御帰還信号Ｖ　ｃ　Ｉ　７の大きさが決まる。

信号Ｖ　ｑ　１７は低域フィルタ５６３を通ることによ
り制御帰還信号Ｖ　ｃ　Ｉ　？となり、遅延回路５４４
の制御人力５４６に与えれらる。遅延回路の伝搬おくれ
が１マイクロ秒より長い場合には、信号Ｖ　Ｑ　Ｉ　７
のデユーティ・サイクルが増大する。これにより制御帰
還信号Ｖｃ＋□が増大し、遅延回路５４４による伝搬お
くれが減少する。逆に、遅延回路５４４の伝搬おくれが
が１マイクロ秒より短い場合には、信号ＶＱＩ７のデユ
ーティ・サイクルが減少する。これにより制御帰還信号
Ｖ　ｃ　Ｉ　７が減少し、遅延回路５４４による伝搬お
くれが増大する。このようにして、遅延回路による伝搬
おくれが１マイクロ秒になる様に校正される。

第１８図は遅延回路５９３の入力５９Ｑの入力信号Ｖｍ
Ｈが間欠的であるかあるいはこの入力信号Ｖ　ｍ　＋　
ｓが校正標準を基準としていない場合に、遅延回路５９
３の入力５９０から出力５９１までの伝搬おくれを校正
するのに使用できる回路を示している。

校正は集積回路に特有なトラッキング性を利用して行わ
れる。校正用遅延回路５９５は集積回路５９２上で遅延
回路５９３の近傍に配置されている。校正用遅延線路５
９５にはバッファ５９８と導線５９４が接続されている
。これにより、バッファ５９８の出力５９８ａは校正用
遅延回路５９５の入力５９５ａに電気的に結合される。

校正用遅延回路５９５が奇数個のインバータから構成さ
れている場合には、出力５９８ａに現れる信号Ｖ　ｏ　
＋　ｅは校正用遅延回路５９５の伝搬遅延時間で決まる
周波数で発振する。

位相ロック・ループ回路５９６は信号ｖ０１０と外部周
波数５９７からの信号Ｖ　ｆ　＋　ａの周波数を比較し
て制御信号Ｖ　Ｃ＋　ｓを発生する。これにより信号Ｖ
　ＯＨＢが信号Ｖ　ｆ　ｒ　ａと同じ周波数になるまで
校正用遅延回路５９５の伝搬おくれを変化させる。した
がって外部周波数源５９７を用いて信号Ｖ　ｆ　＋　ｓ
を特定の周波数に設定することができる。このようにし
て、校正用、遅延回路５９５による伝搬おくれを定める
ことができる。更に、制御ＶＣＩＢは遅延回路５９３に
よる信号伝搬遅延時間をも変化させる。

集積回路のトラッキング性のため、校正用遅延回路５９
５による信号伝搬おくれが決まれば、遅延回路５９３に
よる信号伝搬おくれも決まる。したがって遅延回路５９
３は信号Ｖ　ｆ　＋　ｓで校正することができることに
なる。

〔発明の効果〕

以上説明した様に、本発明によれば小型かつ構成が簡単
で低価格化が容易である上に、調整が簡単なトランスバ
ーサル・フィルタが得られる。

【図面の簡単な説明】

第１図、第２図、第４図および第５Ａ図ないし第５Ｅ図
は遅延回路の回路図、第３図は遅延時間を変化させるた
めのスイッチ構成を説明する図、第６図および第８図は
アナログ遅延回路を説明する図、第７図は第６図の回路
中の信号波形の一例を示す図、第８Ａ図ないし第８Ｄ図
、第９Ａ図ないし第９Ｇ図および第１０図ないし第１２
図はアナログ遅延回路に使用できる各種の変調器の構成
および動作を説明する図、第１３Ａ図および第１３Ｂ図
は本発明の一実施例のトランスバーサル・フィルタの回
路図、第１４図、第１４Ａ図、第１４Ｂ図、第１５図。第１５Ａ図および第１６図ないし第１８図は遅延回路の
他の応用例を説明するための図である。ｖｂ、　：二進信号、Ｖａａ：印加電圧。１０：出力、１２：入力１４、１６．１８．２０．２２．２４．２６．２８．３
’Ｏ：インハ゛−タ。６０：出力、６２：制御入力。６４、、６６、６８．７０　フインバータ。７２：入力。７４、７６、７８．８０　：可変抵抗。Ｖａ６：アナログ入力信号。Ｖｄａ６：遅延アナログ信号。Ｖｃ６：搬送波。１２２：変調器、　　　１２４：遅延回路。１２６：復調器。Ｖａ＋：＋　　’アナログ入力信号。 ■１〜Ｉ、：電流源。２２０：搬送波発生器。２３２：遅延回路。２３４ａ〜２３４ｃ　：低域フィルタ。ＦＩＧ　１０ＦＩＧＩＩＦＩＧ　　１２

Claims

【特許請求の範囲】複数の直列に接続された飽和型の回路素子を含み入力端
を有する遅延回路と、前記回路素子に接続され異なる遅延を有する信号を取り
出す複数のタップと、前記複数のタップの出力を合成する手段とを設けたトランスバーサル・フィルタ。