JPS6134489A

JPS6134489A - 音響映像装置

Info

Publication number: JPS6134489A
Application number: JP14909785A
Authority: JP
Inventors: Enu Deyuukusu Jiyon; ジヨン・エヌ・デユークス; Ei Baumugaatona Richiyaado; リチヤード・エイ・バウムガートナ; Benetsuto Ian; イアン・ベネツト; Dei Peringu Richiyaado; リチヤード・デイ・ペリング; Ei Fuitsushiya Jiyooji; ジヨージ・エイ・フイツシヤ
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1984-07-05
Filing date: 1985-07-05
Publication date: 1986-02-18
Anticipated expiration: 2010-09-13
Also published as: US4633308A; JPH0785108B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は改良された遅延回路を有する音響映像装置に関
する。

〔従来技術の説明〕

アナログ信号を処理する場合には信号遅延線路を使用し
なければならないことが多い。このような遅延線路は一
般にその性質によりアナログかディジタルかに分類する
ことができる。アナログ遅延線路の典型的な例は１９７
３年８月３日に発行されたＰｕｃｋｅｔｔｅ、他になる
米国特許３，９７３．１３８号に開示されている。ここ
では、所定の時間おくれを発生するのに直列に接続した
コンデンサから成るパケット・ブリゲート（ｂａｃｋｅ
ｔ　ｂｒｉｇａｄｅ）を使用している。このようなアナ
ログ遅延線路は残念なことに比較的高価であり、アナロ
グスイッチを使用しなければならず、しかもクロストー
クの問題を受けやすい。加えて、単独で使用するかある
いはカスケードにして使用するとき、このようなアナロ
グ装置は処理される信号の帯域幅が狭められるのを避け
られない。

典型的なディジタル遅延線路は１９７３年９月１８日に
発行されたＣｏｖｉｎｇｔ６ｎになる米国特許３，７６
０，２８０号に開示されている。、ここでは一つのアナ
ログ信号チャネルが周波数変調（ＦＭ）信号に変換され
これがクロックで制御されているディジタル・シフト・
レジスタによって遅延を受ける。得られた遅延ディジタ
ル信号は復調されて遅延アナログ信号となる。このよう
なディジタル遅延装置はアナログ遅延線路に関する多く
の問題を克服してはいるが、帯域幅の問題はやはり残っ
ている。ディジタル信号はシフト・レジスタを介し讐ク
ロック信号により伝わるので、系全体の帯域幅を確保す
るには非常に高速なシフト・レジスタとクロックとを使
用する必要がある。したがって、従来の信号サンプリン
グの理論によれば、遅延出力信号が０．１％のパルス幅
分解能で５メガヘルツ（ＭＨｚ）の情報帯域帯を備えて
いるためには、シフト・レジスタは１０ギガヘルツ（Ｇ
Ｈｚ）　（すなわち、５ＭＨｚＸ１０００Ｘ２）以上の
クロックで制御されなければならない。

他の方式として、たとえば１０００年１１月７日発行の
Ａｒｎ５ｔｅｉｎになる米国特許４，１２４，８２０号
に開示された、クロックで制御されるシフト・レジスタ
を使用しない遅延線路がある。これはＦＭ信号をカスケ
ードに配列した多数の従来型ディジタル・ゲートと論理
ゲートに接続されたラッチとに加えて遅延回路を通過す
るＦＭパルスを再構成することにより所望の遅延機能を
得ている。そして、伝播おくれは外部のタイミング容量
または抵抗を加えて調節し、装装置ごとの変動を補償し
ている。このような非同期遅延線路は前掲の米国特許３
，７６０゜２８０号のもののようにクロックを使用して
はいないが、得られる出力信号では個々のディジタル・
ゲートの帯域幅が狭いこと、伝播損失を克服するためラ
ッチを使用していること、および伝播おくれを調節する
ために抵抗とコンデンサとを使用していること、のため
にやはり帯域幅は制限されている。

〔発明の目的〕

本発明の目的は、以上の様な問題点を有していない遅延
回路を用いることによって、構成が簡単で調整の容易な
音響映像装置を提供することである。

〔発明の概要〕

本発明の好ましい実施例によれば、飽和型素子を直列に
接続して信号をおくらせる遅延回路を用いて、アレイ素
子からの信号を整列させること”により身体器官の像等
に焦点を合わせるフェイズド・アレイ型音響映像装置（
ｐｈａｓｅｄ　ａｒｒａｙ　ａｃｏｕｓｔｉｃｉｍａｇ
ｉｎｇ　ｓｙｓｔｅｍ）が提供される。

〔実施例の説明〕

二進信号のおくれは信号を一連の飽和型の要素（ｓａｔ
ｕｒａｔｉｎｇ　ｅｌｅｍｅｎｔ）を介して結合するこ
とにより得られる。二進信号とは二つの電圧レベルの間
で変化する信号のことである。電圧レベルは、普通論理
Ｏと論理１とで表わすが、たとえば０ボルトと３ボルト
とすることができる。また、飽和型の要素とは、内部に
容量を有していて（等価的に容量と見なせるものも含む
）、入力信ηの状態が変化した場合、この容量の充放電
によって信号伝搬が遅延するもののことを言う。例とし
て、各種の論理ゲートがあげれらる。

第１図において、二進信号（Ｖｂ＋）はカスケード接続
された複数の要素、この場合はインバータ１４゜１６、
１８．２０．２２．２４．２６，２ａ、および３ｏ、が
ら成る飽和回路の入力１２に加えられる。印加電圧（Ｖ
ｄｄ　）は（たとえば３ボルト）ノー１゛３２で装置に
加えられる。好ましい実施例では、カスケード接続され
たインバータはそれぞれ数ナノ秒（たとえば３〜２０ナ
ノ秒）の伝！（すなわち、おくれ）時間ｔを持っている
。出力１０では、二進信号のおくれはインバータの数に
各インパークを通過する際の伝搬時間ｔを掛けたものに
等しい。第１図の回路では、これは９ｔである。

第２図において、二進信号（Ｖｂｚ）はカスケード接続
された複数のインバータ３４．３６．および３８の入力
４６に加えられる。出力４２はノード５０またはノード
４８に接続される。単極双投スイッチ４４またはこれに
相当する機能を有する論理回路等により、出力４２をノ
ード５０とノード４８の間で切換接続する。

これにより、入力４６から出力４２までのおくれの量を
変化させる。たとえば、カスケード接続されたインバー
タの各々の伝搬時間がｔであるとすれば、出力４２がノ
ード４８に接続されているときのおくれはｔであり、ま
た出力がノード５０に接続されているときのおくれは３
ｔである。

第３図に、二進木を用いるディジタル・スイ・７チング
により伝搬遅延を変える構成の例が示されている。二進
信号は入力３２０で多数のおくれ要素３２１、３２２．
３２３．３２４．３２５．３２６．および３２７（典型
的には１戸１図および第２図に示すカスケード接続され
たインバータ群）に加えられる。代表的には、一つの集
積回路上に作り込まれたとき、おくれ時間Ｔはおくれ要
素３２１〜３２７の夫々について同一になる。一連の論
理スイッチ３３１．３３２．３３３゜３３４、３４１．
３４２．　　および３５１（代表的には単極双投のスイ
ッチまたは５これに相当する論理回路等）は、二進木の
形に配列されて、回路全体の伝搬時間を選択する。論理
スイッチ３３１〜３３４．３４１〜３４２、および３５
１の接点位置により、入力３２０から出力３６０までの
伝搬おくれの範囲はＯＴから７Ｔまでとなる。第３図の
回路では、スイッチのレベルは三つある。スイッチ３５
１は第１のレベルをつくる。スイッチ３４１　と３４２
は第２のレベルをつくる。スイッチ３３１．３３２．３
３３．および３３４は第３のレベルをつくる。各レベル
にある全スイッチは、便宜のため、連動して切換ってよ
い。たとえば、第３図に示すとうり、第３レベルのスイ
ッチ３３１゜３３２、３３３．および３３４はそれぞれ
「１」と記した極を選択している。

第３図に示す構成では、スイッチの各レベルは、おくれ
時間の係数（ｒｎＴＪのｎ）を二進数で表わした場合の
各ビットを表わしている。レベル１は最上位のビットで
あり、レベル２は次に最も高い位のビットであり、レベ
ル３は最下位のビットである。たとえば、第３図におい
てレベル１のスイッチ３５１は「１」にセットされてお
り、レベル２のスイッチ３４１〜３４２は「０」にセッ
トされており、レベル３のスイッチ３３１〜３３４は「
１」にセットされているから、電流おくれは１ｏ１ｂｉ
ゎ×Ｔ、すなわち５Ｔである。（ここで添字ｂｉｎは２
進数であることを示す）。

第４図には、おくれを変えるためのもう一つの構成を示
しである。二進信号（ＶＬ）は　入カフ２で多数の飽和
型素子６４．６６、６８．および７０（代表的には、図
示のとうり、カスケード接続したインバータ）に結合さ
れる。たとえばデプリーション型ＭＯ３ＦＥＴ等の可変
抵抗７４．７６、７８．および８０は制御人力６２に加
えられた制御電圧（Ｖｃｔ）により制御され可変電流源
として働く。遅延時間ｔは制御電圧Ｖｃ、４が変化する
につれて変化する。しかし、通常、制御電圧Ｖｃ、が一
定に保たれているときは、飽和型素子６４．６６、６８
．および７０が一つの集積回路上に作られるならば、遅
延時間ｔはそれぞれの飽和型素子６４．６６、６８．お
よび７０について等しくなる。したがって、入カフ２か
ら出力ＧＯまでのおくれは常に４ｔである。制御電圧Ｖ
ｃ、が減ると、可変抵抗７４．７６、７８．および８０
のそれぞれの抵抗は増大する。これにより、可変抵抗？
４．７６、７８．および８０を通る電流が減少して飽和
型素子６４．６６゜６８、および７０のそれぞれの伝搬
遅延時間ｔが増大する。また同様にして、制御電圧ＶＣ
４が増大するにつれて、伝搬時間ｔが減少する。したが
って、制御電圧Ｖｃ４の変化により入カフ２から出力６
０までのおくれが変化する。

第５Ａ図〜第５Ｅ図に集積回路上の二つのインバータの
接続例を示す。第５Ａ図はエンハンスメント型ＭＯ５Ｆ
ＥＴ　６（１３とデプリーション型ＭＯ５Ｉ’ＥＴ６０
１　とから成るインバータ６０７．が図示のように、エ
ンハンスメント型ＭＯ５ＦＥＴ　６０４　とデプリーシ
ョン型ＭＯ３ＦＥＴ　６０２　とから成るインバータ６
０８に結合している回路を示している。ＭＯＳＦＥＴ　
６０１．６０２は夫々インバータ６０７と６０８の負荷
抵抗として作用する。出力ツードロ０６は後段のインバ
ータの入力に結合している。第５Ａ図かられかるとうり
、出力ツードロ０６の信号Ｖｏは、インバータ６０７で
の伝搬おくれとインバータ６０８での伝搬おくれだけの
時間経過後は、入力６０９の電圧Ｖ５　と同じである。

この回路に関しての実験の結果、立上り時間と立下り時
間との比が少なくとも３：１であることがわかた。ここ
で、立上り時間とは信号Ｖ。

が論理Ｏから論理１に上昇し始めてから信号Ｖ。

が論理Ｏから論理１に上昇するまでに必要な時間を意味
する。立下り時間とは信号ＶＯが論理１から論理０に下
降を始めてから信号Ｖｏが論理１から論理Ｏに下降する
のに必要な時間を意味する。

立上り時間と立下り時間とが非対称であるため高周波パ
ルス列を、第５Ａ図の回路に示すように結合している一
連のインバータを通して、パルス間のタイミングを歪ま
せることなく伝搬させるのは困難である。

第５Ｂ図においては、エンハンスメント型ＭＯ３ＦＥＴ
　６２３とデプリーション型ＭＯ５ＰＥＴ　６２１とか
ら成るインバータ６３１　は図示のようにエンハンスメ
ント型ＭＯ３ＦＥＴ　６２４とデプリーション型ＭＯ５
ＦＥＴ６２２　とから成るインバータ６３２と結合して
いる。

ＭＯＳＦＥＴ　６２１と６２２は可変負荷抵抗として働
く。入力ツードロ２９と入力ツードロ２７は、前段のイ
ンバータの出力ノードに結合している。出力ツードロ２
６と出力ツードロ３４は後段のインバータの入力に結合
している。第５Ｂ図に示すように、人力ツードロ２９は
ＭＯＳＦＥＴ　６２３に結合しており、またＭＯＳＦＥ
Ｔ　６２２のゲート６２８とも結合している。同様に、
インバータ６３１のノード６２５はゲート６３０でＭＯ
ＳＦＥＴ　６２４に結合しており、出力ツードロ２６と
も結合している。第５Ｂ図の回路についての人力６２９
から出力６３４までの立上り時間と立下り時間の比は約
１．５：１であることがわかった。この特性により第５
Ｂ図の回路は第５Ａ図に示す回路よりも高周波パルス列
を伝えるのに適している。

第５Ｃ図は二つのインバータ１１４　と１１６とが結合
している回路を示す。入力１１８に加わる制御電圧ＶＣ
５が変化すると、いずれも可変電流源として働くデプリ
ーション型ＭＯ３ＦＥＴ　１０２とデプリーション型Ｍ
Ｏ５ＦＥＴ　１０４の夫々の両端間の抵抗が変化する。

入力ノード９８と入力ノード１００は前段のインバータ
の出力ノードに結合している。入力ノード１００の電圧
■１゜。は入力ノード９８の電圧ｖ、ｌｌの逆になって
いる。すなわち、電圧Ｖ９１１が論理ｌのときは、電圧
Ｖ、。。は論理０である。また逆も同様である。インバ
ータ１１４のデプリーション型ＭＯ５ＦＥＴ　１０６と
エンハンスメント型ＭＯ５ＦＥＴ　１１０は図示のとう
りインバータ１１６のデプリーション型ＭＯ５ＦＥＴ　
１０８とエンハンスメント型ＭＯ５ＦＦＴ　１１２に結
合している。出力ノード９４と出力ノード９６は後段の
インバータに接続できるようになっている。

第５Ｂ図の回路と第５Ｃ図の回路との主な違いはＭＯＳ
ＦＥＴ　１０２と１０４が加わっていることである。

この二つのＭＯＳＦＥＴは夫々インバータ１１４　と１
１６に追加されているが、同様なＭＯＳＦＥＴをカスケ
ード接続した一連のインバータの各々に追加して、その
インバータを流れる電流を制御することにより各インバ
ータでの遅延′時間を変えることができる。この遅延時
間を変える能力を用いて集積回路間の伝搬時間のばらつ
きを細工して標準値に合わせることができる。集積回路
中の伝搬時間は集積回路を製作する過程でのプロセスの
変動のために変動する可能性がある。プロセスの変動と
しては、デプリーシ日ソ・モードの負荷素子に関するド
ーピング濃度の変動、小寸法素子のゲートの形状寸法の
変動、および温度変化のような環境条件の変化等がある
。

第５Ｄ図と第５Ｅ図には、結合インバータの他の例を示
す。この例では、プロセス変動から生ずる伝搬時間の広
範な変動を、他のインバータの性能パラメータを損わず
に補償するようになっている。第５Ｄ図でインバータ３
５５と３５６は夫々二つのデプリーション型ＭＯ３ＦＥ
Ｔを備えており（インバータ３３５にはデプリーション
型ＭＯ３ＦＥＴ　３５１と３５３、インバータ３５６に
はデプリーション型ＭＯ５ＦＥＴ　３５２と３５４）、
これらを直列に接続して電　、流制御により遅延時間を
変化させるようになってい逮。第５Ｅ図ではインバータ
３８５と３８６の各々には、一つのデプリーション型１
’１Ｏ３ＦＥＴと一つの　　−エンハンスメント型ＭＯ
３ＰＩ！Ｔとが設けられており（インバータ３８５には
デプリーション型ＭＯ３ＦＨＴ３８１　とエンハンスメ
ント型ＭＯ５ＦＥＴ　３８３　、またインバータ３８６
には、デプリーション型ＭＯ３ＦＥＴ　３Ｂ２とエンハ
ンスメント型ＭＯ３ＦＥＴ　３８４）、これらを並列に
接続して電流制御により時間遅延を生ずるようになって
いる。

第６図はアナログ信号を遅延させる回路のブロック図で
ある。アナログ入力信号Ｖａ６は入力１２０に加えられ
る。変調器１２２において、アナログ入力信号Ｖａｂは
入力１２３に加わる搬送波Ｖｃ６を変調する。変調は、
たとえば、パルス幅変調、周波数変調、あるいは位相変
調とすることができる。変調器１２２から出る変調信号
Ｖｍ６は遅延回路１２４の入力１’３０に接続されてい
る。遅延回路１２４は一連の飽和素子、たとえば前述の
ようなカスケード接続されたインバータから構成されて
いる。遅延回路１２４の変調遅延出力信号Ｖｍｄ６は復
調器１２６の入力１３１に接続されている。ここで復調
されることによって得られる遅延アナログ信号Ｖｄａ６
が出力ノード１２８に現われる。遅延アナログ信号Ｖ　
ｄａ、、は、アナログ入力信号を遅延回路１２４で決ま
る遅延時間だけ遅らせたものである。

第７図は、パルス幅変調を行なった場合の、第６図の回
路の遅延回路１２４の入力１３０における変調信号■Ｉ
Ｉ＋６の波形の例を示している。

第８図はパルス幅変調を採用している遅延回路の簡略ブ
ロック図である。アナログ入力信号ＶａＢは入力１７６
に加えられる。パルス幅変調器１６２は入力１６０に与
えられる三角波（すなわち、背中合せのこぎり波）Ｖｔ
ｒｅでアナログ信号Ｖａ８をパルス幅変調する。三角波
Ｖ　ｔｒｇの振幅はアナログ入力信号Ｖａｎの最大振□
幅より大きくなければならない。また三角波Ｖｔｒｓの
周波数は、ナイキストのサンプリング定理を満足するた
め、アナログ信号Ｖａ６の中の注目される最高次高調波
周波数の少なくとも２倍でなければならない。

パルス幅変調器１６２の出力、すなわちパルス幅変調信
号Ｖｌ）ｓは、典型的には前述のカスケード接続したイ
ンバータからから成る遅延回路１６６に接続されている
。低域フィルタ１７４は遅延回路１６６から出力される
遅延パルス幅変調信号Ｖｐｄｌｌを遅延アナログ信号Ｖ
ａｄ８に□変換する。この遅延アナログ信号Ｖａｄ６は
回路の出力１７０に現われる。この信号はアナログ人力
Ｖａｅをその回路で決まる遅延時間だけ遅らせた信号で
ある。

第８Ａ〜８０図は第８図のパルス幅変調器１６２の各種
の構成を示す回路図である。第８Ａ図の構成では、比較
器６３０を用いて、アナログ入力信号Ｖａ、１と三角波
発生器６３２により発生ずる三角波Ｖｔｒ、とを比較す
る。パルス幅変調された信号■ｐ８は比較器６３０の出
力６３４に現れる。

第８Ｂ図のパルス幅変調器では、アナログ入力信号Ｖａ
ａを三角波発生器６６２から発生する三角波Ｖｔｒｅ′
に加算することにより信号ＶａｄｄＩｌを得る。

比較器６６０は信号Ｖａｄ’ｄ＊を一定の基準（第８Ｂ
図では接地電位を基準としである）と比較しパルス幅変
調信号■ｐＨを生ずる。

第８Ｃ図でも、アナログ入力信号■ａｌｌを三角波発生
器６８２から生ずる三角波Ｖｔｒａに加算して信号Ｖａ
ｄ（Ｌを得る。信号Ｖａｄｄａは入力キャパシタンス７
１１を介して接続されて、人力信号Ｖｉｎｅとなる。こ
の入力信号Ｖ　ｉｎ８はカスケード接続された奇数個の
インバータ　（カスケード接続インバータ６９４〜６９
７で表わす）を通って伝搬し、出力６８４にパルス幅変
調信号Ｖｐｇとして表われる。典□型的には、第８Ｃ図
の変調座についてはインバータの個数としては２１ケの
インバータをカスケード接続すれば充分である。

入力抵抗６９３．出力抵抗６９２．およびキャパシタン
ス６９１は帰還回路として働く。この帰還回路は入力信
号Ｖｉｎｓの直流成分を第１のインバータすなわちイン
バータ６９４のスレッショルド電圧に抑えている。した
がって、信号Ｖ　ｉｎＢの振動の中心値はインバータ６
９４のスレショルド電圧になっている。入力信号Ｖｉｎ
６の直流成分がインバータ６９４のスレショルド電圧よ
り低ければ、パルス幅変調信号ＶＪ）ｓのデユーティ・
サイクルが増大する。従ってキャパシタンス６９１の電
荷が増加することにより入力信号Ｖ　ｉｒ＋ｓ＋の直流
成分が上昇する。同様に、入力信号Ｖ　ｉｎｎの直流成
分がインバータ６０４のスレッショルド電圧より高けれ
ば、信号ＶｐＢのデユーティ・サイクルが減少し、これ
によってキャパシタンス６９１の電荷が減って入力信号
Ｖ　ｉｎｎの直流成分が下降する。・第８Ｄ図は信号Ｖ　ａ８＋　Ｖ　ｔｒＩｌ＋　Ｖ　ａｄ
ｄａ＋およびＶｐａのタイミング・チャート　（尺度に
よらない）を示す。人力信号Ｖｉｎ＠の波形は信号Ｖａ
ｄｄ６とほとんど同じである。唯一の相異は、入力信号
Ｖｉｎ、１では基準信号Ｖｉで表わされる直流成分がイ
ンバータ６９４のスレッショルド電圧になっている点で
ある。ここでは信号Ｖａｄｄｅの直流成分は０ボルトで
ある。

第９Ａ図はパルス幅変調回路の他の例を示す。

クロック発生器２０１は代表的には周波数１６ＭＨｚで
一連のクロック・パルスＶｃｋｑを発生する。論理ゲー
ト２０５はクロック発生器２０１から直接到来するクロ
ックパルスＶｃｋｇと、遅延回路２０４を通って伝搬し
てくる一連のパルスＶｄｑとの間で排他的論理和（ＸＯ
Ｒ）演算を行う。論理ゲート２０５は他の論理ゲート（
たとえば、ＡＮＤゲート、またはＯＲゲート、あるいは
各種のフリップフロップ）で二つの入力信号間の相対的
な位相にしたがってデユーティ・サイクルが変化する出
力信号を発生するもので置き換えることができる。遅延
回路２０４は代表的には上述のようにカスケード接続さ
れたインバータから構成される。アナログ入力信号Ｖａ
ｑは遅延回路２０４の入力２０２に加えられる。アナロ
グ信号Ｖａｇの変化により、クロック・パルスＶｃｋｑ
が遅延回路２０４を通過する時の、伝搬おくれは、第５
Ｃ図の回路について説明した様に変化する。

代表的には、アナログ入力信号Ｖａｑが３．０ボルトの
とき、遅延回路２０４は一連のクロックパルスＶｄ、の
位相を９０°シフトする（たとえば、クロック周波数が
１６ＭＨｚのとき約１６ナノ秒のおくれ）。

第９Ｂ図に第９Ａ図の回路のタイミング・チャートを示
す。波形２１７はクロック発生器２０１により発生され
たクロック・パルスＶｃｋｑを示す。波形２１８は９０
６だけ位相シフトされたクロック・パルスＶｃｋｑであ
る遅延回路２０４の出力２０４ａを示す。

波形２１９は論理ゲート２０５の出力２０３に現れるパ
ルス幅変調信号Ｖｐｗｇを示す。遅延回路２０４が９０
°の位相シフトを行うと、パルス幅変調信号Ｖ　ｐｗ、
はデユーティ・サイクルが５０％で周波数がクロックパ
ルスＶｃｋｇの周波数の２倍に等しい方形波になる。遅
延回路２０４による時間遅延が大きくなるとパルス幅変
調信号Ｖｐｉｖｇのデユーティ・サイクルが大きくなる
。遅延回路２０４による時間遅延が減るとパルス幅変調
信号Ｖｐｉｖｑのデユーティ・サイクルが減少する。こ
のように、アナログ入力信号Ｖａ、は、クロック・パル
スＶｃｋｑの後縁の位置をクロック・パルスＶｃｋ、の
前縁に関して変化させることにより、遅延回路２０４の
入力２０２に与えられるクロック・パルスＶＣｋｑＫを
パルス幅変調する。

第９Ｃ図にパルス幅変調の他の例を示す。クロック発生
器２０９は、代表的には１６ＭＨｚの周波数の一連のク
ロックパルスＶＣｋｑｃを発生する。クロックパルスＶ
ｃｋ、ｃは遅延回路２１２と遅延回路２１３を通る様に
接続されている。遅延回路２１２と２１３は一般に同一
のものであり、前述のとうりカスケード接続されたイン
バータから構成される。アナログ入力信号Ｖａｇｃは回
路の入力２０６に加えられる。

アナログ信号Ｖａｑｃは差動電圧駆動装置に分配される
。たとえば、増幅器２１０はアナログ人力信号Ｖａｑｃ
を入力し、このアナログ入力信号Ｖ　ａ　ｑ　ｃに直流
バイアス電圧を加算して第１の出力信号■ρ１を出力す
る。一方反転増幅器２１１はアナログ信号Ｖａｇｃを反
転し且つ直流バイアス電圧を加算して第２の出力信号Ｖ
ｐｚを出力する。

第１の出力信号Ｖｐ＋は遅延回路２１１の制御入力２１
２ｃに接続され、また第２の出力信号ＶＰｚは遅延回路
２１３の制御入力２１３Ｃに接続されている。第１およ
び第２の出力信号ＶｐＩ、　Ｖｌ）２はクロック・パル
スＶＣｋｑｃの遅延回路２１２と２１３中での伝搬おく
れを変化させる。遅延回路２１４は更に遅延回路２１３
の出力に９０″の位相シフト　（たとえばクロック周波
数が１６ＭＨ２のとき約１６ナノ秒のおくれ）を生せし
める。修正信号Ｖｃｑを遅延回路２１４の制御入力２０
８に加えて、ＩＣプロセスにともなう遅延のばらつきの
補償のため遅延回路２１４を通る伝搬遅延を変化させて
もよい。

遅延回路２１２の出力２１２ａの信号Ｖｘ３と遅延回路
２１４の出力２１４ａの信号Ｖｇは論理ゲート２１５を
介して出力２０７に接続されている。論理ゲート２１５
は遅延回路２１２と２１４の再出力の排他的論理和演算
を行う。論理ゲート２１５は、二つの入力信号間の位相
によってデユーティ・サイクルが変化する出力信号を与
える他の論理ゲート　（たとえばＡＮＤゲート、または
ＯＲゲート、あるいは各種のフリップフロップ）で置き
換えることができる。排他的論理和演算により出力２０
７上に与えられた結果は、パルス幅変調信号ｖｐ１１９
ｃである。この信号は両縁で対称的に変調されている。

信号Ｖｘｑは遅延回路２１３と２１４の間に示されてい
る。

第９Ｄ図には、回路入力に関するタイミング・チャート
を示しである。波形２３６はアナログ入力信号Ｖａｇｃ
を示す。波形２３７は第１の出力信号Ｖｐ、を示す。波
形２３Ｂは第２の出力信号Ｖｐｚを示す。波形２３６上
にアナログ入力信号Ｖａｑｃの電圧値Ｖ　ｑ＠、　　Ｖ
　ｑｇ、およびＶｌｇを示しである。

第９Ｅ図にアナログ入力信号Ｖａ、、の電圧値がＶ９１
１あるときのクロック・パルスＶｃｋｑ＋信号Ｖ　ｘ　
ｔ　＋Ｖχ２＋　Ｖｘ３．およびパルス幅変調信号Ｖｐ
ｗｇｃのタイミング・チャートを示す。第９Ｅ図には、
アナログ入力信号ｖａ９Ｃの電圧値がＶ＋Ｈであるとき
のクロック・パルスＶｃｋｑ＋信号ＶＸＩＩ　ＶＸ２１
　　Ｖｘ、、。

およびパルス幅変調信号ＶｐＷｑｃのタイミング・チャ
ートを示す。また第９Ｇ図にはアナログ入力信号Ｖ　ａ
　ｒｓ　ｃの電圧値がＶｇｇであるときのクロック・パ
ルスＶｃｋｑ＋信号Ｖｘ＋＋　Ｖｘｔ＊　ＶＸ３．およ
びパルス幅変調信号Ｖｐｉｖｇｃのタイミング・チャー
トを示す。

第９Ｃ図に示す回路は第９Ａ図に示す回路にいくつかの
性能上の改良が加えられている。たとえば、第９Ｃ図の
回路では、パルスの前縁と後縁の両者がアナログ入力信
号Ｖａｇｃの変化の影響を受ける。第９Ａ図の回路では
、遅延回路２０４の時間遅延が変化しても波形２１９の
パルスの後縁が変化するだけである。第９Ｃ図の回路は
各パルスの前縁と後縁を共に変化させるので、遅延回路
２１２と遅延回路２１３が遅延回路２０４の半分の飽和
型素子を備えていれば第９Ａ図の回路と同じダイナミッ
クレンジを有することができる。このことは遅延回路２
１２と２１３を通って伝搬する結果として信号Ｖ　ａ　
ｑ　ｃに現われる可能性のある変調の非直線性を打消す
のに役立つ。

第１０図は周波数変調を採用しているアナログ遅延回路
の簡略ブロック図である。アナログ入力信号Ｖａ１゜は
電圧制御発振、Ｈ２Ｏ２の入力１８０に加えられる。電
圧制御発振器１８２の出力１８３は、典型的には前述の
とうりカスケード接続されたインバータから成る遅延回
路１８４に与えられる。遅延回路１８４の出力１８５は
ＦＭ検波器１８６に接続されている。このようにして、
遅延アナログ信号Ｖｄａ＋。

がＦＭ検波器１８６の出力１８８に現われる。

第１１図は位相変調を採用しているアナログ遅延回路の
簡略ブロック図である。アナログ入力信号Ｖａ１１　は
位相変調器１９６の入力１９２に加えられる。

位相変調器１９６の第２の人力に接続しているのは定周
波数信号発生器１９０である。位相変調器１９６の出力
１９７は遅延回路１９８に結合している。遅延回路１９
８は代表的には前述のようなカスケード接続されたイン
バータから構成されている。遅延要素１９８の出力１９
９は位相検器２００に入力される。

遅延アナログ信号Ｖｄａｌ＋は位相検波器２００の出力
１９４に現われる。

第１２図は信号Ｖａｔ！の周波数変数または位相シフト
変調のいずれにも使用できる回路のブロック図を示す。

クロック・パルスＶｃｋＢはクロック発生器７１３によ
り遅延回路７３４の入カフ３２に結合している。典型的
には遅延回路７３４は上述のようなカスケード接続され
たインバータから構成される。

アナログ信号Ｖａ＋□は遅延回路７３４の入カフ３３に
結合している。上に述べた様にして、信号Ｖａ、□の変
化により遅延回路７３４を通るクロック・パルスＶｃｋ
＋□の伝搬遅延が変化する。したがって、周波数変調ま
たは位相変調された信号Ｖｍ、□が遅延回路７３４の出
カフ３５に現われる。

第１３Ａ図は前述の遅延回路を用いて構成されたトラン
スバーサル・フィルタを示ス（トランスバーサル・フィ
ルタとその性質の一般的記述についてはＰｒｏｃｅｅｄ
ｉｎｇｓ　ｏｆ　ｔｈｅ　１．Ｒ，Ｅ、　　１９４０年
７月号掲載のＨｅｔｎｚ　Ｅ、　Ｋａｌｌｍａｎｎ、　
　ｒ　トランスバーサル・フィルタ」を参照されたい）
。アナログ人力信　　′号Ｖａ１３は変調器、たとえば
比較器２３ｏ、の第１の入力２１３ａに加えられる。比
較器２３０の第２人力２３１ｂには搬送波発生器２２０
が接続されている。比較器２４０の出力２３１ｃは、前
述のようなカスケード接続されたインバータから構成さ
れるのが一般的な遅延回路２３２に接続されている。

遅延回路２３２の一連の出力であるタップ２２１゜２２
２、２２３．２２４．２２５．２２６．２２７．２２８
．および２２９は加算ノード２３５ａ、　２３５ｂ、お
よび２３５Ｃで組合わされる。タップ２２１〜２２９の
各々には図示のとうり抵抗２２１ａ〜２２９ａが設けら
れている。抵抗２２１ａ〜２２９ａの値はタップ２２１
〜２２９の信号を、適当に重み付けする様に選択されて
おり、これにより加算ノード２３５ａ、　２３５ｂ、お
よび２３５Ｃでこれらの信号を比例的に混合するとき所
定のトライスパーザルフィルタの特性が得られるように
する。低域フィルタ２３４ａ、　２３’４ｂ、および２
３４Ｃは加算ノード２３５ａ　。

２ａｓｂ、および２３５ｃで比例混合された信号から変
調搬送波を除去し低域フィルタ出力２３４を発生ずる。

第１３Ａ図に示すように、トランスバーサル・フィルタ
を構成するにあたってカスケード接続された遅延用の素
子から成る遅延回路を使用すれば最小数の回路素子でい
くつものトランスバーサル・フィルタ特性をつくり出す
ことができる。

第１３Ｂ図は第１３Ａ図のトランスバーサル・フィルタ
とほぼ同じものだが、抵抗２２１ａ′〜２２９ａが夫々
電流源１１〜■、で置き績えられている。信号ｔ１〜ｔ
。

は電流源Ｉ、〜Ｉ、への制御入力信号として作用する。

たとえば、ｔｌが論理ｌのとき■１は「オン」であり、
ｔｌが論理ＯのときＩ、は「オフ」である。電流源Ｉ。

〜■、を使用すれば集積回路上にトランスバーサルフィ
ルタを更に完全に組込むことができる。

第１４図は前述の遅延回路を用いて構成した音響映像装
置のブロック図である（音響映像の一般的議論について
はＦｌｅｗｌｅｔｔ−Ｐａｃｋａｒｄ　Ｊｏｕｒｎａｌ
　１９８３年１０月号のＨ，Ｅｄｗａｒｄ　Ｋａｒｒｅ
ｒ、　Ａｒｔｈｕｒ　Ｍ、　Ｄｉｃｋｅｙ。

「超音波映像：概観」を参照されたい）。一連のトラン
スデユーサ２４１．２４２．２４３．および２４４は超
音波パルス２４５を身体器官２４０に向けて送出する。

身体器官２４０は入射した超音波パルス２４５を反射し
、吸収し、あるいは散乱する。次にトランスデユーサ２
４１〜２４４は送出された超音波パルス２４５の反射し
且つ散乱した残りである入来超音波パルス２４６を受取
る。トランスデユーサ２４１〜２４４は入来する超音波
パルス２４６を電気信号に変換する。この電気信号は受
信器と変調器（第１４Ａ図に示す）を介して一連の遅延
回路２５１．２５２．　　　　　　’２５３、および２
５４に与えられる。各遅延回路２５１〜２５４には、夫
々遅延制御入力２６１．２６２．２６３．および２６４
を備えている。遅延制御入力２６１〜２６４は各遅延回
路２５１〜２５４におけるおくれを変えるのに使用する
ことができる。遅延回路２５１〜２５４は上述の第５図
の回路と同様の回路であって良い。

遅延回路２５１〜２５４の遅延時間を夫々変えておくこ
とにより超音波パルス２４６から得られた電気信号を加
算回路２７０によって混合し、身体器官２４０の像２７
２を得ることができる。

第１４Ａ図は第１４図に示す音響映像装置の主要部のブ
ロック図である。図中、−トランスデユーサ２４１〜２
４４と遅延回路２５１〜２５４の間に結合されている受
信器２４１ａ〜２４４ａは二進信号を出力する変調回路
を備えている。受信器２４１ａ〜２４４ａは信号をパル
ス幅変調してから遅延回路２５１〜２５４に与える。身
体器官２４０上の焦点２４０ａは人体内の深部２４７で
ある。反射されて入来する超音波パルスの経路２４６ａ
〜２４６ｄは夫々異なる長さを有する。各遅延回路２５
１〜２５４の遅延量の選定にあたっては、焦点２４０ａ
で反射された超音波パルスが加算回路２７０へ到るまで
の時間（超音波の形態時の時間＋電気信号になってから
の時間）、がどの経路２４６ａ〜２４６ｄを走行したか
無関係に、同じになるようにする。図示した様に、加算
回路２７０は抵抗・２７０ａ〜２７０ｄおよび低域フィ
ルタ２７０ｅから構成することができる。このように、
遅延回路２５１〜２５４・から出てくるパル幅変調され
た信号は、復調のため共通の低域フィルタ２７０ｅを通
過する前に、ノード２７０ｆで抵抗性回路網（すなわち
、抵抗２７０ａ〜２７０ｄ）で比例的に混合される。

、・第１４Ｂ図は遅延回路２５１の一例を詳細に示して
いる。遅延時間制御信号２６１はタップ選択回路網２６
５ａおよび２６５ｂへ入力される。受信器２４１ａから
のパルス幅変調信号■ｔ　４１　ｍを運ぶ入力２４１ｂ
は遅延部２６６を介して遅延部２６７ａ〜２６７ｅに接
続されている。

、・遅延部としては２６７ａ〜２６７ｅだけを示しであ
るが、典型的には第１４Ｂ図に示す様にして更に多くの
遅延部を接続することができる。この例においては、遅
延部２６７ａ〜２６７ｅは６３ケのインバータを備えて
おり、信号は各遅延部で６２．５ｎｓおくれる。各遅延
部２６７ａ〜２６７ｅの出力はタップ選択回路網２６５
ａと２６５ｂの一方に接続され、また入力は他方のタッ
プ選択回路網２６５ａと２６５ｂに接続されている。遅
延時間制御信号２６１　の指示により、タップ選択回路
網２６５ａと２６５ｂは遅延部２６７ａ〜２６７ｅから
一つの出力を選択して混合器２６８に与える。混合器２
６８の出力２６９は第１４Ａ図に示すように、加算器２
７０に接続される。タップ選択回路網２６５ａと２６５
ｂで選択された遅延部の出力により遅延回路２５１によ
るおくれの長さが決まる。このようにして遅延回路２５
１によるおくれは遅延時間制御信号２６１により、６２
．５ナノ秒毎の値を選択できる。この増分をもっと少く
したい場合には、インバータを少くしおよび／あるいは
各インバータを通る伝搬おくれを短かくす返ことにより
各遅延部の遅延時間を短くすれば良い。

第１５図は前述の遅延回路を用いて構成したＦＭ検波器
の簡略ブロック図である（ＦＭ検波器に遅延線路を使用
することについての一般的ｌＩ論についてＭｉｃｒｏｗ
ａｖｅ　＆　ＲＰ　　１９８２年１１月号掲載のＪｏｓ
ｅｐｈＦ、　Ｌｕｔｚ、　　ｒ同期遅延線検波器が広帯
域の性能を与える」を参照されたい）。たとえば搬送周
波数１０．７ＭＨｚの振幅制限等を施された制限ＦＭ信
号（ｌｉｍｉｔｅｄ　ＦＭ　ｓｉｇｎａｌ）　Ｖｆｍが
、典型的には前述のようなカスケード接続したインバー
タである遅延回路２８２に与えられる。遅延要素２８２
は搬送波の周波数（１０，７ＭＨｚ）で（２ｎ＋１）　
ｘ９０°の位相シフトを生ずるように通常は選定される
。遅延回路２８２の出力２８３と制限ＦＭ信号Ｖｆｍは
排他的論理和（ＸＯＲ）ゲート２Ｂ４を介して低域フィ
ルタ２８６に与えられている。ＸＯＲゲート２８４は他
の論理ゲート（たとえば、ＡＮＤゲート、またはＯＲゲ
ート、あるいは各種のフリップフロップ等で、出力信号
のデユーティ・サイクルが二つの入力信号間の相対的位
相にしたがって変化するものであれば、良い）で置き換
えることができる。ＸＯＲゲート２８４の出力２８５に
おけるディジタル信号Ｖｄｓは本質的にパルス幅変調さ
れ・た信号である。低域フィルタ２８６はパルス幅変調
□信号Ｖｄｓから搬送波を除去して復調されたアナログ
信号Ｖａ１５を発生ずる。遮断周波数がＦＭ信号の範囲
より低い低域フィルタ２８７を安定性を高めるために付
加することができる。低域フィルタ２８７は帰還を行う
遅延回路２８２と電気的に結合して遅延回路２８２が搬
送波の周波数で確実に（２ｎ＋１）Ｘ９０’の位相シフ
トを行うようにすることができる。

９０″あるいはその奇数倍の位相シフト（たとえ＆ｆ９
０　’　、４５０　’　、　　８１０°）を行うために
は、遅延回路２８２は制限ＦＭ信号Ｖｆｍを９０”また
はその奇数倍の位相シフトに相当するだけ時間遅延させ
なければならない。第１５Ａ図のグラフに示されている
とうり、時間遅延を９０″位相シフトの更に高次の倍数
に相当する量に増加するとＦＭ検波器の聚度が増大する
。この効果は同調回路から構成されている従来のＦＭ検
波器の場合にＱの増大に伴って感度が増大することに似
ている（Ｑとは共振回路の利得の数字であって抵抗に対
するリアクタンスの比である）。第１５Ａ図のグラフは
感度対時間おくれの計算結果を示すもので、搬送波周波
数は１０ＭＨｚとしである。ラジアン／１０−”ヘルツ
で表わした感度を縦軸に、ナノ秒で表わしたお（れの長
さを横軸に取っである。

第１６図は遅延時間がある固定値になるように遅延回路
を校正する回路のブロック図である。遅延回路のこのよ
うな校正は多くの用途、たとえば、第１４Ｂ図に示す遅
延回路２５１の設計、にとって重要である。

第１６図では、典型的には上述のようなカスケード接続
されたインバータから成る遅延回路５１２に制御電圧入
力５１３が設けられている。制御人力５１３にかかる制
御電圧Ｖｃ１６は遅延回路５１２による信号遅延時間を
変化させるのに使用される。力らンタ５０４は遅延回路
５１２の入力５１２ａに接続されている。カウンタ５１
１は遅延回路５１２の出力５１２ｂに接続されている。

カウンタ５０４と５１１は遅延線路５１２による最大可
能遅延時間より大きな周期を有する信号を発生するよう
に選定される。

カウンタ５０４　と５１１の出力はタイミング要素５０
７に与えられている。タイミング要素５０７は典型的に
は比較器あるいはフリップフロップである。タイミング
要素５０７は両出力を比較しその出力信号をフィルタ５
１０を介して遅延回路５１２の制御人力５１３に信号Ｖ
ｃ＋ｂを与える（つまり、前述の制御電圧Ｖ　Ｃ＋　ｂ
はこの様にして与えられる）。

このようにしてカウンタ５０４からの出力とカウンタ５
１１からの出力を整列させる。制御電圧Ｖｃ＋、。

は遅延５１２による伝搬遅延時間を校正するための遅延
回路５１３への帰還信号として作用する。リセット人力
５０２はリセット人力５０５を介してカウンタ５０４の
リセット人力５０５、リセット入力５０８を介してカウ
ンタ５１１のリセット入力５０Ｂに与えられる。リセッ
ト人力５０２はまた遅延回路５１２の入力側にあるＡＮ
Ｄゲートの一方の入力にも与えられている。

第１７図に第１６図の回路の一構成例を示しである。

本構成は第１４Ｂ図の遅延部２６７ａ〜２６７ｅを校正
するのに使用することができる。１マイクロ秒の遅延回
路５４４は第１６図の遅延回路５１２に対応する。遅延
回路５４４は一連のタップ線５３３を介してタップ選択
回路網５３１に結合されている。選択線５３０は一連の
タップ線５３３のどのタップを遅延出力５３２に接続す
るかを選択する。異なるタップ線路が選択されるとこれ
にしたがってシステム人力５４７から遅延出力５３２へ
の伝搬遅延が変化する。

１／６４カウンタ５６０と５４５はそれぞれ第１６図の
カウンタ５０４と５１１に対応する。遅延（Ｄ）フリッ
プフロップ５６２はタイミング要素５０７に対応する。

低域フィルタ５６３はフィルタ５１０に対応する。更に
、リセット入力５４８．５６１．５６２．および５６５
はそれぞれリセット入力５０２．５０５．５０．９．　
　および５０８に対応する。ＡＮＤゲート５４９は＾Ｎ
Ｄゲート５０３に対応する。

パルス変調された３２ＭＨｚの信号Ｖ　ｍ　１７がシス
テム人力５４７に与えられると、ＡＮＤゲート５４９を
介してカウンタ５６０に与えられるとともに、遅延回路
５４４を介してカウンタ５４５に与えられている。

１７６４カウンタ５６０は０．５ＭＨｚの信号ＶｃＬｖ
をＤフリップフロップ５６２のクロック入力ＣＬに与え
る。

１／６４カウンタ５４５はＮＯＴゲート５６４を介して
０．５ＭＨｚの信号Ｖ　ｄ　ｌ　７をＤフリップフロッ
プ５６２のＤ　　　　　　・入力に与える。遅延回路５
４４が１マイクロ秒に校正されているとき、信号Ｖ　ｄ
　ｌ　’ｌとＶＣ，Ｉ＋、は位相が合っている。Ｄフリ
ップフロップ５６２のＱ出力上の信号Ｖｑ１７のデユー
ティ・サイクルにより、制御帰還信号ＶＣ＋７の大きさ
が決まる。

信号ｖｑ、、は低域フィルタ５６３を通ることにより制
御帰還信号Ｖｃ１７となり、遅延回路５４４の制御人力
５４６に与えれらる。遅延回路の伝搬おくれ、　　が１
マイクロ秒より長い場合には、信号Ｖｑ１７のデユーテ
ィ・サイクルが増大する。これにより制御帰還信号Ｖ　
ｃ　Ｉ　７が増大し、遅延回路５４４による伝搬おくれ
が減少する。逆に、遅延回路５４４の伝搬おくれがが１
マイクロ秒より短い場合には、信号■ｑ１．．のデユー
ティ・サイクルが減少する。これにより制御帰還信号Ｖ
ｃ１７が減少し、遅延回路５４４による伝搬おくれが増
大する。このようにして、遅延回路による伝搬おくれが
１マイクロ秒になる様に校正される。

第１８図は遅延回路５９３の入力５９０の入力信号Ｖｍ
、、、が間欠的であるかあるいはこの入力信号ｖｍＩｌ
ｌが校正標準を基準としていない場合に、遅延回路５９
３の入力５９０から出力５９１までの伝搬おくれを校正
するのに使用できる回路を示している。

校正は集積回路に特有なトラッキング性を利用して行わ
れる。校正用遅延回路５９５は集積回路５９２上で遅延
回路５９３の近傍に配置されている。校正用遅延線路５
９５にはバッファ５９８と導線５９４が接続されている
。これにより、バッファ５９８の出力５９８ａは校正用
遅延回路５９５の入力５９５ａに電気的に結合される。

校正用遅延回路５９５が奇数個のインバータから構成さ
れている場合には、出力５９８ａに現れる信号Ｖ　ｏ　
＋　ｓは校正用遅延回路５９５の伝搬遅延時間で決まる
周波数で発振する。

位相ロック・ループ回路５９６は信号Ｖｏ＋ｅと外部周
波数５９７からの信号Ｖ　ｆ　＋　ｅの周波数を比較し
て制御信号Ｖｃｔｓを発生する。これにより信号Ｖ　Ｏ
＋　ｓが信号Ｖ　ｆ　Ｉｓと同じ周波数になるまで校正
用遅延回路５９５の伝搬おくれを変化させる。したがっ
て外１波数源５９７を用いて信号Ｖ　ｆ　＋　ｓを特定
の周波藪に設定することができる。このよう入にして、校正用、遅延回路５９５による伝搬おくれを定
めることができる。更に、制御Ｖｃｌｅは遅延回路５９
３による信号伝搬遅延時間をも変化させる。

集積回路のトラッキング性のため、校正用遅延回路５９
５による信号伝搬おくれが決まれば、遅延回路５９３に
よる信号伝搬おくれも決まる。したがって遅延回路５９
３は信号Ｖｆ、、で校正することができることになる。

〔発明の効果〕

以上説明した様に、本発明によれば構造が簡単で調整が
容易な音響映像装置が得られる。

【図面の簡単な説明】

第１図、第２図、第４図および第５八図ないし第５Ｅ図
は遅延回路の回路図、第３図は遅延時間を変化させるた
めのスイッチ構成を説明する図、第６図および第８図は
アナログ遅延回路を説明する図、第７図は第６図の回路
中の信号波形の一例を示す図、第８八図ないし第８Ｄ図
、第９八図ないし第９Ｇ図および第１０図ないし第１２
図はアナログ遅延回路に使用できる各種の変調器の構成
、および動作を説明する図、第１４図は本発明の一実施
例の音響映像装置のブロック図、第１４Ａ図は第１４図
に示す音響映像装置の主要部のブロック図、第１４Ｂ図
は第１４Ａ図中の遅延回路の一例を示すブロック図、第
１３Ａ図、第１３Ｂ図、第１５図、第１５Ａ図および第
１６図ないし第１８図は遅延回路の他の応用例を説明す
るための図である。ｖｂ、：二進信号、Ｖｄｄｉ印加電圧。１０：出力、１２：入力１４、１６．１８．２０．２２．２４．２６．２８．３
０　：インバータ。６０：出力、６２：制御入力。６４、６６、６８．７０　：インバータ。７２：入力。７４、７６、７８．８０　：可変抵抗。ＶＢ２：アナログ入力信号。Ｖｄａ６　　：遅延アナログ信号。Ｖｃ６：搬送波。１２２：変調器、　　１２４：遅延回路。１２６：復調器。２４０：身体器官。２４１〜２４４　　：　）ランスデューサ。２４５、２４６　：超音波パルス。２５１〜２５４：遅延回路。２６１〜２６４：遅延制御入力。２７０：加算回路。出願人　横河・ヒユーレッド・バ・ノカード株式会社代
理人　弁理士　　長　谷　川　　　次　男ｃｈ　　　１ＩＧ　９Ｄ

Claims

【特許請求の範囲】各々が複数の直列接続された飽和型回路素子を有する複
数の遅延回路と、音響パルスを受信して電気パルスに変換し該電気パルス
を前記遅延回路の対応付けられたものに与える複数の変
換手段と、前記複数の変換手段の出力を合成する合成手段とを含む音響映像装置。