JPS6131895B2 - - Google Patents
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- JPS6131895B2 JPS6131895B2 JP55112440A JP11244080A JPS6131895B2 JP S6131895 B2 JPS6131895 B2 JP S6131895B2 JP 55112440 A JP55112440 A JP 55112440A JP 11244080 A JP11244080 A JP 11244080A JP S6131895 B2 JPS6131895 B2 JP S6131895B2
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- JP
- Japan
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- instruction
- microprogram
- circuit
- address
- nop
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- Software Systems (AREA)
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- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明は、情報処理装置に適するマイクロプロ
グラム制御装置に関する。特に、命令コードによ
るブランチ制御によつて、ノー・オペレーシヨン
命令を検出することのできる制御装置に関する。
ここで「ノー・オペレーシヨン命令」とは、実質
的に何の演算や動作をしない命令をいう（以下
「NOP命令」という。）。
従来、この種のマイクロプログラム制御装置で
は、条件分岐命令を含みすべての命令コードによ
るブランチにより各命令のマイクロプログラム開
始アドレスを決定していた。従つてNOP命令か
どかの伴別を条件分岐命令マイクロプログラム内
で実行する必要があつたため、NOP動作の高速
化ができない欠点があつた。
本発明は上記欠点を解決するもので、命令コー
ドによるブランチと同レベルにおいて、NOP動
作専用マイクロプログラム開始アドレスを与え
て、NOP動作の高速化を可能とするマイクロプ
ログラム制御装置を提供することを目的とする。
本発明は、NOP命令を含む条件分岐命令をデ
コードするデコード回路と、NOP命令を検出す
る検出回路と、上記デコード回路および検出回路
の各出力に接続されたアンド回路と、このアンド
回路の出力と上記命令レジスタの命令コードとに
接続されるアドレスレジスタと、このアドレスレ
ジスタに接続される格納メモリとを備え、NOP
命令の条件分岐命令が検出されたとき、条件分岐
命令コードとは別のマイクロプログラム開始アド
レスを与えるように制御することを特徴とする。
次に、実施例により本発明を詳しく説明する。
第１図は本発明の第一実施例ブロツク図であ
る。
図において、命令を保持するレジスタ１の命令
コード部Ａがアドレスレジスタ２のＤ部に接続さ
れ、上記アドレスレジスタ２の最下位ビツトのＥ
部には、命令レジスタ１のＡ部から条件分岐命令
をデコードする条件分岐命令デコード回路３と、
命令レジスタ１の分岐条件判定コード部Ｂから
NOP動作を検出するNOP命令検出回路４との出
力がアンド回路５を介して接続される。この検出
回路４は特定の命令コードの中に特定のNOP命
令のデイジツトがあるかどうかを検出する。また
このアンド回路５は回路３および回路４の出力が
共に論理「１」の場合のみ論理「１」を出力す
る。また、アドレスレジスタ２の出力はマイクロ
プログラム格納メモリ６に接続される。
このような構成で、条件分岐命令の場合には、
デコード回路３の出力が論理「１」となり、その
条件分岐命令がNOP動作を指示していれば、検
出回路４の出力が論理「１」となり、従つてアン
ド回路５の出力が論理「１」となる。
その結果、NOP命令の条件分岐命令のマイク
ロプログラム開始アドレスは、NOP動作を指示
しない条件分岐命令開始アドレスより「１」だけ
高い固有のアドレスとなる。
前記条件を満足しない場合、マイクロプログラ
ムアドレスレジスタ２のＥ部には常に論理「０」
が入力される。
このようにして作成されたマイクロプログラム
の開始アドレスは、命令開始時に、アドレスレジ
スタ２にセツトされて処理を開始するが、NOP
動作の場合には異なるマイクロプログラム開始ア
ドレスが与えられ、そのステツプのみで命令アド
レスの更新指示を出して終了することができる。
本実施例におけるマイクロプログラム開始アド
レスの割付け表は下記のようになる。
The present invention relates to a microprogram control device suitable for an information processing device. In particular, the present invention relates to a control device capable of detecting a no-operation instruction through branch control using instruction codes.
Here, the "no-operation instruction" refers to an instruction that does not substantially perform any calculation or operation (hereinafter referred to as a "NOP instruction"). Conventionally, in this type of microprogram control device, the microprogram start address of each instruction has been determined by branches based on all instruction codes including conditional branch instructions. Therefore, it was necessary to determine whether the instruction was a NOP instruction or not within the conditional branch instruction microprogram, which had the disadvantage that the NOP operation could not be made faster. The present invention solves the above-mentioned drawbacks, and aims to provide a microprogram control device that can speed up NOP operations by giving a microprogram start address dedicated to NOP operations at the same level as branching by instruction codes. shall be. The present invention includes a decoding circuit that decodes conditional branch instructions including NOP instructions, a detection circuit that detects NOP instructions, an AND circuit connected to each output of the decoding circuit and the detection circuit, and an output of the AND circuit. NOP
The present invention is characterized in that when a conditional branch instruction is detected, control is performed to provide a microprogram start address different from the conditional branch instruction code. Next, the present invention will be explained in detail with reference to Examples. FIG. 1 is a block diagram of a first embodiment of the present invention. In the figure, the instruction code section A of register 1 that holds instructions is connected to section D of address register 2, and the least significant bit E of address register 2 is connected to section D of address register 2.
The section includes a conditional branch instruction decoding circuit 3 for decoding a conditional branch instruction from section A of the instruction register 1;
From branch condition judgment code part B of instruction register 1
The output of the NOP instruction detection circuit 4 that detects a NOP operation is connected via an AND circuit 5. This detection circuit 4 detects whether a specific NOP instruction digit is present in a specific instruction code. Further, this AND circuit 5 outputs a logic "1" only when the outputs of the circuit 3 and the circuit 4 are both logic "1". Further, the output of the address register 2 is connected to a microprogram storage memory 6. In such a configuration, in the case of a conditional branch instruction,
If the output of the decode circuit 3 becomes logic "1" and the conditional branch instruction instructs a NOP operation, the output of the detection circuit 4 becomes logic "1", and therefore the output of the AND circuit 5 becomes logic "1". becomes. As a result, the microprogram start address of the conditional branch instruction of the NOP instruction becomes a unique address higher by "1" than the start address of the conditional branch instruction that does not instruct a NOP operation. If the above conditions are not satisfied, the E portion of the microprogram address register 2 is always set to logic “0”.
is input. The start address of the microprogram created in this way is set in address register 2 to start processing when the instruction starts, but NOP
In the case of operation, a different microprogram start address is given, and with only that step, an instruction to update the instruction address can be issued and the program can be terminated. The microprogram start address allocation table in this embodiment is as follows.
【表】
従つて、命令コード「00」（16進）がNOP命令
を含む条件分岐命令の場合は、上記命令がNOP
命令であれば、マイクロプログラム開始アドレス
は〔×××１〕となる。
第２図は本発明第二実施例のブロツク図であ
る。この実施例の特徴ある構成は、マイクロプロ
グラムアドレスレジスタ２の入力にセツトアドレ
ス切替回路７を備えたことにある。このセツトア
ドレス切替回路７には、命令レジスタ１のＡ部か
らの命令コード分岐アドレスおよびNOP動作開
始固定アドレス「Ｆ」が接続される。この切替回
路７は、条件分岐命令のNOP命令を検出したア
ンド回路５のの出力が論理「０」のときＡ部から
の命令コード分岐アドレスを、論理「１」とき
NOP動作開始アドレスを選択して上記アドレス
レジスタ２に出力を送出する。その他の動作およ
び構成は第一実施例と同様である。
以上説明したように、本発明によれば、条件分
岐命令におけるNOP命令のマイクロプログラム
開始アドレスを上記条件分岐命令コードで分岐さ
れた開始アドレスとは別の専用のアドレスに分岐
させることにより、デコーダの論理構成を複雑化
するとなく、命令アドレスの更新をワンステツプ
で行い、NOP命令の命令実行時間を高速化させ
る優れた効果がある。[Table] Therefore, if the instruction code "00" (hexadecimal) is a conditional branch instruction that includes a NOP instruction, the above instruction is a NOP instruction.
If it is an instruction, the microprogram start address will be [XXX1]. FIG. 2 is a block diagram of a second embodiment of the present invention. A characteristic feature of this embodiment is that a set address switching circuit 7 is provided at the input of the microprogram address register 2. The set address switching circuit 7 is connected with the instruction code branch address from part A of the instruction register 1 and the NOP operation start fixed address "F". This switching circuit 7 changes the instruction code branch address from part A when the output of the AND circuit 5 that detects the NOP instruction of the conditional branch instruction is logic "0", and when the output is logic "1"
Select the NOP operation start address and send the output to the address register 2. Other operations and configurations are the same as in the first embodiment. As explained above, according to the present invention, by branching the microprogram start address of the NOP instruction in the conditional branch instruction to a dedicated address different from the start address branched by the conditional branch instruction code, the decoder This has the excellent effect of speeding up the instruction execution time of the NOP instruction by updating the instruction address in one step without complicating the logical configuration.
第１図は本発明第一実施例ブロツク図。
第２図は本発明第二実施例ブロツク図。
１…命令レジスタ、２…マイクロプログラムア
ドレスレジスタ、３…条件分岐命令デコード回
路、４…NOP命令検出回路、５…アンド回路、
６…マイクロプログラム格納メモリ、７…マイク
ロプログラムアドレスレジスタ入力切替回路。
FIG. 1 is a block diagram of a first embodiment of the present invention. FIG. 2 is a block diagram of a second embodiment of the present invention. 1... Instruction register, 2... Micro program address register, 3... Conditional branch instruction decoding circuit, 4... NOP instruction detection circuit, 5... AND circuit,
6...Microprogram storage memory, 7...Microprogram address register input switching circuit.
Claims (1)
ラムの開始アドレスとし、命令コードの内容によ
つてはその開始アドレスを変更する制御を行うマ
イクロプログラム制御装置において、 ノー・オペレーシヨン命令を含む条件分岐命令
をデコード回路と、 ノー・オペレーシヨン命令を上記命令コードに
付随する分岐条件判定コードから検出する検出回
路と、 上記デコード回路およびこの検出回路の各出力
に接続されたアンド回路と、 このアンド回路の出力と上記命令レジスタの命
令コードとに接続されるアドレスレジスタと、 このアドレスレジスタに接続される格納メモリ
と を備え、 ノー・オペレーシヨン命令の条件分岐命令が検
出されたとき、条件分岐命令コードとは別のマイ
クロプログラム開始アドレスを与える制御手段を
設けた ことを特徴とするマイクロプログラム制御装
置。[Claims] 1. A microprogram control device that uses an instruction code in an instruction register as a start address of a microprogram and controls to change the start address depending on the contents of the instruction code, including a no-operation instruction. a decoding circuit for a conditional branch instruction; a detection circuit for detecting a no-operation instruction from a branch condition determination code attached to the instruction code; an AND circuit connected to each output of the decoding circuit and this detection circuit; An address register connected to the output of the AND circuit and the instruction code of the instruction register, and a storage memory connected to this address register, and when a conditional branch instruction of a no-operation instruction is detected, a conditional branch is executed. A microprogram control device characterized by comprising a control means for giving a microprogram start address different from an instruction code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11244080A JPS5739449A (en) | 1980-08-15 | 1980-08-15 | Microprogram control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11244080A JPS5739449A (en) | 1980-08-15 | 1980-08-15 | Microprogram control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5739449A JPS5739449A (en) | 1982-03-04 |
| JPS6131895B2 true JPS6131895B2 (en) | 1986-07-23 |
Family
ID=14586676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11244080A Granted JPS5739449A (en) | 1980-08-15 | 1980-08-15 | Microprogram control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5739449A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4537832A (en) * | 1982-12-25 | 1985-08-27 | Tdk Corporation | Magnetic recording medium |
| GB2149320B (en) * | 1983-10-18 | 1988-02-10 | Tdk Corp | Magnetic recording medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
-
1980
- 1980-08-15 JP JP11244080A patent/JPS5739449A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5739449A (en) | 1982-03-04 |
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