JPS6131886B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は情報処理装置等に用いられるパター
ン・ジエネレーターに関するものである。従来、
文字パターン等をメモリーにあらかじめ記憶して
おき、必要に応じて記憶情報を読出し、CRT等
に文字パターンを再現するためのパターン信号を
発生させるところのパターン・ジエネレータにお
いては、該当する文字に対応する１―０ビツト信
号であるドツトパターンを記憶してあるところの
メモリー内の所定のエリアから、１―０ビツト信
号を出力させるに際し、端から順次読出し走査が
成されてゆき、全域のエリアをくまなく走査し終
つて始めて、１文字のパターン信号の出力を完了
させていた。従つて、所定の１文字に対応するエ
リア内の文字情報のいかんにかかわらず、例えば
エリア内の１ビツトのみが文字信号であつたとし
ても、常に全域の読出し走査が必要であつた。し
かるに、パターン・ジエネレータにおける読出し
速度の向上は常により以上の性能が求められてい
る。

この発明の目的は従来のパターン・ジエネレー
ターに比べて読出速度を大幅に向上させることの
できる新たなパターン・ジエネレーターを提供す
るにある。

そのために本発明では、各種の文字パターンを
あらかじめ記憶させてあるROM等のメモリー
と、そのメモリーの指示された文字パターンの記
憶情報を各行毎に並列的に読出して１時記憶する
レジスターと、レジスターの記憶内容に基ずき、
１となつたビツトの内上位のビツトから順次エン
コード処理を行うところのプライオリテイ・エン
コーダと、そのプライオリテイ・コンコーダの出
力を文字パターンの位置座標信号として出力する
と共に、その同じ信号をデコードするデコーダ
と、デコーダの内容によつて指定されたレジスタ
ーのピツトの内容をクリヤーするところのクリヤ
ー回路とを具備したパターン・ジエネレーターが
提供される。

本発明のパターン・ジエネレーターは１文字を
表す記憶エリアの全域を読出し走査するものでは
なく、２値情報として記憶された文字パターン
（“１”となつたビツト）の位置座標情報のみを出
力させるために、文字パターンに従つて追従的に
走査が成されるに等しく、より高速な出力が可能
となる。

次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示したパターン・ジ
エネレータの回路構成図、第２図は信号変換の概
念図である。図中、１０１は各種の文字パターン
を“１”又は“０”の２値信号の配置状態として
記憶させてあるところの文字パターン・メモリ、
１０２は文字パターン信号の読出しに際き、指定
された１文字パターンを行及び列に分割した後、
一列一列のビツトパターン群を組にして、一列毎
に並列的に出力させるところの列データ出力回
路、１０３は列データ出力を１時記憶する並列シ
フトレジスター、１０４は並列シフトレジスター
１０３のビツト内容に対応し、“１”となつた最
上位のビツトの位置を２進数値に変換するプライ
オリテイ・エンコーダ、１０５は外部出力される
前記文字パターンの読出し中のビツトの位置座標
出力信号、１０６はプライオリテイ・エンコーダ
の出力信号（すなわち１０５）をデコードするデ
コーダ、１０７はデコーダ１０６の出力信号に対
応して、並列シフトレジスター１０３における、
前記プライオリテイ・エンコーダ１０４にてエン
コードしたこの時のビツトのみをクリヤーし
“０”にするところのクリヤー回路、１０８は並
列シフトレジスター１０３の全ビツトが、“０”
となつた時に出力されるところの次列データセツ
ト信号である。

次いで第２図に示す模式図にて、１０２は列デ
ータ出力回路で１文字のドツトパターンが記憶さ
れていることを示し、１０３は並列シフトレジス
タで１列のドツトパターンが記憶されていること
を示し、１０４はプライオリテイ・エンコーダで
ある。

以上のような構成のもとに、文字パターン・メ
モリー１０１に対し任意の文字読出し指令が成さ
れると、対応した文字を記憶したエリアの２値信
号群が、１文字行データ出力回路１０２の駆動に
伴い、１行分の２値信号群が並列シフトレジスタ
ー１０３に並列的に記憶される。

次いで、プライオリテイ・エンコーダ１０４に
より並列シフトレジスター１０３の記憶内容の
内、初す“１”となつている最上位のビツトが２
進数値に変換され、位置座標出力信号１０５とし
て外部に出力される。

すなわち、まず第１列目a₁の内容が、並列シフ
トレジスタ１０３にセツトされるため、並列シフ
トレジスタ１０３の第３ビツト目と第２ビツト目
が“１”となる。

並列シフトレジスタ１０３の内容は、並列にプ
ライオリテイ・エンコーダ１０４に入力するが、
最上位のビツトとして黒丸印で示す第３ビツト目
が優先的にエンコードされ、白丸印で示す第２ビ
ツト目は、エンコードされないため、プライオリ
テイ・エンコーダ１０４の出力には第３ビツト目
が“１”であることを示す２進数値“011”が位
置座標出力信号１０５として出力される。

それに伴い、位置座標出力信号１０５はデコー
ダ１０６によりデコードされ、そのデコード信号
により、クリヤー回路１０７を介して現在エンコ
ーダ処理中のビツトが並列シフトレジスター１０
３の中から選択され、そのビツトだけが“０”に
クリヤーされる。

すなわち、位置座標出力信号１０５の内容が
“３”であるから並列シフトレジスタ１０３の第
３ビツト目がエンコーダ処理中であることがデコ
ーダ１０６からデコーダ信号として検出される。
位置座標出力信号１０５により外部回路（図示せ
ず）が動作終了すると、デコーダ１０６で検出さ
れたデコード信号１０９によりクリヤー回路１０
７を介して信号１１０により並列シフトレジスタ
１０３の第３ビツト目だけが選択的に“０”にク
リヤーされる。かかる行程が終了すると、再び並
列シフトレジスタ１０３のビツト群の中から
“１”となつている最上位のビツトが選択され、
すなわち白丸印で示す所の第２ビツト目が優先的
にエンコードされ、前記と同様のエンコーダ処理
に伴う位置座標出力及び選択的クリヤー処理が成
される。

このようにして、レジスター１０３に記憶され
た列データの内“１”となつた文字パターン信号
の全てに対して位置座標信号の出力が終了し、レ
ジスター１０３の内容が全て“０”となると、プ
ライオリテイ・エンコーダ１０４から次列データ
セツト信号１０８が出力され、次の列a₂の文字パ
ターン２値信号群が新たに並列シフトレジスター
１０３にセツトされ、前記と同様の行程が繰返さ
れるものである。以下同様にして各列a₃〜a₆につ
いて読み出し走査をする。

したがつて各列の内“１”となつているビツト
のみについて読み出し走査するものであるから、
従来のような全域についての読み出し走査に比べ
非常に高速性に富んだ出力を得ることが可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路構成
図、第２図は、文字のドツト・パターンが、１列
毎に処理されている状態の模式図である。図中１
０１はパターンメモリー、１０２は列データ出力
回路、１０３はレジスター、１０４はプライオリ
テイ・エンコーダ、１０５は座標データ出力線、
１０６はデコーダ、１０７はクリヤー回路、であ
る。

Claims (1)

【特許請求の範囲】
1. １ 各種の文字を２値信号群のドツトパターンと
   して記憶したパターン・メモリーと、指定された
   文字の２値信号群を列毎に順次並列出力する列デ
   ータ出力回路と、列毎の２値信号群を一時記憶す
   る並列レジスターと、前記並列レジスターに記憶
   された最上位の“１”を示すビツトから順次２進
   数値に変換し、座標データとして外部に出力する
   プライオリテイ・エンコーダと、前記プライオリ
   テイ・エンコーダの出力信号をデコードするデコ
   ーダと、前記デコーダの出力情報に基ずいて前記
   並列レジスターにおける対応するビツトの内容を
   “０”にするクリヤー回路とを具備し、前記レジ
   スターの全ビツトが“０”となる毎に前記列デー
   タ出力回路より次々と各列の文字ドツトパターン
   を前記並列レジスタへ転送するように設定したこ
   とを特徴とするパターン・ジエネレータ。