JPS61292496A

JPS61292496A - デイジタル通信交換システムにおける交換装置

Info

Publication number: JPS61292496A
Application number: JP61074415A
Authority: JP
Inventors: マーチン　ジヨン　リンダ; ケビン　スチーブン　グリフイン
Original assignee: Plessey Overseas Ltd
Current assignee: Plessey Overseas Ltd
Priority date: 1985-04-03
Filing date: 1986-04-02
Publication date: 1986-12-23
Also published as: AU580663B2; IL78254A0; KR910009992B1; BR8601497A; NO169929C; DE3686192T2; KR860008693A; ES8707636A1; NO861296L; IN167186B; EP0197695B1; AR242688A1; YU50086A; US4815072A; DK149286D0; GB2179224B; YU46522B; GB8606129D0; DE3686192D1; ES553707A0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は市外副搬送波をアクセスだするディジタル通信
システムにおける交換装置に関する。

本発明の有用性が認められる形式の通信交換装置は、い
ずれもいくつかの副搬送波及び信号形式を満足させるこ
とが可能な一連のマルチブレツサ及び集信装置のビルデ
ィング・ブロックに基づいている。利用者の交換装置仕
様を満足させるために、これらのビルディング・ブロッ
クを非常に柔軟な構成範囲に含めることができる。

本発明によれば、複数の時間分割多重ハイウェイ群と複
数のチャネル・ディジタル・トラヒック通信路との間を
インタフェース接続するように形成された選択手段とか
らなるディジタル通信交換システムにおける交換装置が
備えられ、前記選択手段は前記チャネル・ディジタル・
トラヒック通信路と前記時間分割多重ハイウェイ群との
間において双方向通信を可能にさせる複数の異なる交換
接続モードを実行するように、かつ前記時間分割多重ハ
イウェイ群内および前記チャネル・ディジタル・トラヒ
ック通信路内において特定の交換接続モードの動作入出
力データ速度が両立性の有無と無関係に、前記双方向通
信を実行するように制御された制御マイクロプロセッサ
である。

本発明は付図との関連において次の実施例の説明から更
に良く理解されるであろう。

図を参照するに、選択手段は、４つの１Ｍビット／秒の
時間分割多重ＴＤＭ群ＧＯＴ及びＧＩＮと、３２にビッ
ト秒、６４にビット／秒又は１Ｍビット／秒の異なる３
ヂャネル速度のいずれかの間で動作する最大６副搬送波
の着信チャネルＣＩ及び発信チャネルＣＯＴとの間の汎
用インタフェースとなるプログラマブル汎用バス・セレ
クタＰＵＢＳである。

プログラマブル汎用バス・セレクタＰＵＢＳはマイクロ
プロセッサ・インタフェースＭＦ［により制御され、こ
のマイクロプロセッサ・インタフェースＭＦＩを用いて
種々の接続構成を設定し、また１６Ｘ７ビツトのレジス
タを介してこれらの接続構成を読み出すときに用いられ
る。

データ及び信号は、いずれもプログラマブル汎用バス・
セレクタＰＬＪＢＳにより切替えられるので、Ｉｌｌ　
ＩＩ送波の多重化及び共通チャネルの信号伝送において
かなりの有用性がある。

プログラマブル汎用バス番セレクタＰＵＢＳは４０ビン
のデュアル・イン・ラインのケースに組み込まれており
、第１図は多数のインタフェースのブロック図を示す。

１ＭＨ２信号は通信交換装置のマスタ・クロック（図示
なし）から出力され、ＦＭＧはフレームの特定構成を選
択する信号、■Ｓは電源、ＧＥはチップ・エネーブル信
号、ＲＥは読み出しエネーブル信号、ＷＥは書き込みエ
ネーブル信号である。

るれらの信号の意味については後述する。バスＡＤＤ／
ＤＡＴＡはマイクロプロセッサとプログラマブル汎用バ
ス・セレクタＰＵＢＳとの間におけるアドレス及びデー
タ用の転送路である。群ＧＯ８は時間分割多重ハイウェ
イＴＤＭＨに対する時間分割多重（ＴＤＭ＞伝送にＯ１
遠し、一方群ＧＩＮは時間分割多重ハイウェイＴＤＭＨ
からの時間分割多重伝送に関連されている。

チャネル速度において、プログラマブル汎用バス・セレ
クタｐｕｓｓへのトラヒックは信号線ＣＩＮに挿入され
゛、プログラマブル汎用バス・セレクタＰＵＢＳのトラ
ヒック出力はチャネル速度で発信チャネルＣＯＴに送出
される。

第２図の概要ブロック図を参照したときは、プログラマ
ブル汎用バス・セレクタｐｕｓｓに適用されたマルチプ
レツサを想起すべきである。プログラマブル汎用バス・
セレクタＰＵＢＳ、及びこれからの１１１１１）送波ト
ラヒックは、ループ・モデムＬＭで終端される副搬送波
トラヒック・インタフェースＳＴＩにおいて処理される
。図示のマイクロプロセッサ制御インタフェースＭＣＩ
は制御ハイウェイＣＨに直接接続され、かつ信号インタ
フェースＳ■及びプログラマブル汎用バス・セレクタＰ
ＵＢＳの両者に接続される。プログラマブル汎用バス・
セレクタＰＵＢＳは時間分割多重ハイウェイＴＤＭＨに
直接接続されており、これにはプログラマブル汎用バス
・セレクタＰＵＢＳへ、又はこれからの６対の入出力信
号線のいずれか１本から適当に選択された４つの信号及
びトラヒックがある。複数のライン・モージュールが備
えられ、そのうちの２つのＬＭＩ及び１Ｍ２を示す。

プログラマブル汎用バス・セレクタＰＵＢＳのブロック
図は第６図に示されている。プログラマブル汎用バス・
セレクタＰＵＢＳは、４つの主領域、タイミング領域Ｔ
ＩＡ、制御領ｔｉＩＣＡ、即ちトラヒック領域ＴＲＡ及
び群インタフェース領域ＧＩＡからなることが理解され
る。

タイミング領域ＴＩＡは、プログラマブル汎用バス・セ
レクタＰｔＪＢＳにり０ツク・タイミング信号Ｔを供給
すると共に、タイミング発生器ＴＧからの時間分割多重
アドレスＴＡを供給する。このタイミング発生器ＴＧに
はＩＭＨｚマスタ・クロック信号及びフレーム信号ＦＭ
が供給されている。更に詳細なタイミング領域ＴＩＡの
ブロック図を第７図に示す。

制御領域ＣＡには制御及びステータス・レジスタＣＴＲ
が備えられており、バスＡＤＤＲ／ＤＡＴＡ及に接続さ
れ、他の制御信号、即ち読みセット信号ＲＥＳＥＴに接
続されている。制御領域ＣＡは制御インタフェースＣＩ
及びステータス・インタフェース８１として用いられる
。更に、制御インタフェースＣＩの詳細なブロック図を
第４図に示す。

群インタフェース領域は時間分割多重ハイウェイＴＤＭ
Ｈ（第２図）の接続にＰＡ連されている。

２つのハイウェイ群、即ちハイウェイ人力ＧＩＮ及びハ
イウェイ群出力ＧＯＴはそれぞれ独立した４本の信号線
ＧＯ〜Ｇ３からなる。ユニットＧＬＳは群ループラウン
ド・セレクタ手段を表わし、またユニットＧＯ８Ｒは群
出力セレクタ手段及び残りのりタイミング手段ＧＯ８Ｒ
を表わす。

群インタフェース領域ＧＩＡの更に詳細なブロック図を
第６図に示す。

トラヒック領域ＴＲＡはチャネル・トラヒックに対する
接続に関連する。着信チャネルＣＩＮ及び発信チャネル
ＣＯＴはそれぞれ独立した６本の信号線ＧＯ−０５から
なる。ユニットＴＯＢは複数の出力バッファを表わし、
またユニットＴＲはトラヒック・リタイミング手段を表
わす。トラヒック入力のサンプリングはユニットＴＩＳ
により処理され、またループラウンド多重化手段はユニ
ットＬＭＩ及び１Ｍ２により表わされる。トラヒック領
域ＴＲＡの更に詳細なブロック図を第２図に示す。

［概要］プログラマブル汎用バス・セレクタＰＵＢＳは６つの「
チャネル終端」である信号１１ＧＯ−０５対４つの「群
終端」である信号線Ｇｏ−Ｇ３のインタフェース接続を
するように構成されている。

チャネル・トラヒックの伝送速度は３２にピット７秒、
６４にビット／秒、又は１Ｍビット／秒とすることがで
きる。各群は１フレームを形式する３２チャネルの時分
割多重タイムスロットからなる６群周波数はＩ　ＨＩ３
であり、フレームの反復周波数は３２にＩＩＺである。

この群周波数は全て通常ＩＨＩＩｚのマスタ・クロック
信号の周波数に関連している。

群におけるタイムスロットの割り付けはフレーミング・
パルスＦ’ＭＧにより決定され、このフレーミング・パ
ルスＦＭＧはプログラマブル汎用バス・セレクタＰＵＢ
Ｓを同期させるときに１回だけ発生する必要があるが、
都合により毎フレーム又は１フレーム置きに発生させて
もよい。

［７０り５　ｖ　７　）Ｌｔ　ｗｌｌ　１Ｄ　Ｉｌｌ能
］タイムスロットに対するチャネル割り付けは、制御イ
ンタフェースＣＩを介してプログラマブル汎用バス・セ
レクタＰＵＢＳをプログラミングすることにより決定さ
れる。プログラマブル汎用バス・セレクタＰＵＢＳは、
４本のアドレス線を有する１４個のプログラマブル・レ
ジスタ、及び２つの読み出し専用レジスタを備えている
。

読み出しエネーブル信号ＲＥ、書き込みエネーＶル′ｒ
Ｎ号Ｗヒ及びナラＪ・エネーＪル１ｇ弓しヒＵ）制御に
より、７本の双方向データ線を介して制御情報をロード
又は読み出すことができる。

制御インタフェースＣＩのアドレス割り付けを第８図に
示す。ビットの割り付けは第９図に示す。

接続とを各チャネル処理領域の周辺には、それぞれ第８
図の第１バイト及び第２バイトとして示すように、アド
レス機構において連続する２つの制御バイトを割り付け
るバイトの制御機能が構成される。これらバイトの制御
機能については後述する。

［群出力の選択］４ビツトのフィールドにより、出力群の全ての組合わせ
のチャネル・データをエネーブルする。

いずれの群も選択されなかったときは、群出力はオフに
される。（１は選択）［群入力の選択］２ビツトのフィールドにより、複数の群入力のうちのい
ずれを用いて出力チャネル・データを導出するかについ
ての選択をする。（００符号のときは群０．０１符号の
とぎはチャネル１等）［チャネル・エネーブル］チャネル速度出力をエネーブルする。このチャネル速度
出力はオープン・ドレーンであるので、選択されなかっ
たときは、オフ状態となる。）［タイムスロットの選択
］５ピツト・フィールドを用いて群入力及び群出力に用い
るタイムスロットを選択する。動作モードが６４にビッ
ト／秒のときは、下位４ピツトのみが用いられる。１Ｍ
ビット／秒が選択されたときは、このフィールドは選択
されない。

［３２／６４にビット／秒モード］このｔ／ＪＩＩｌにより、ローのときは、３２ピット／
秒モードがセットされ、ハイのときは６４にビット／秒
モードがセットされる。

ＮＭビット／秒モード］この制御により、ハイのときは、１Ｍビット／秒モード
がセットされ、〇−のときは、３２ビット／秒モードが
セットされる。

アドレス１２及び１３には以下で説明するように診断及
び初期設定機能が設定される。第１０図は通常接続モー
ドと共に、種々のループラウンド接続を示す。

［チャネル及び群のループラウンドコバイト１２に、は各チャネルの「チャネル及び群ループ
ラウンド」制御が設定される。これがセットされたとき
は、チャネル入力をチャネル出力にループ・バックをし
、かつ群入力を群出力にループ・バックさせる。これら
のメーブラウンド・モードは診断目的に用いることがで
きる。群情報ループラウンドの数及びタイムスロットは
設定されたモードに従う。

［チャネル診断のループラウンド］この命令は［の群入力をプログラマブル汎用バス・セレ
クタＰＵＢＳ内の群入力にループ・バックするので、プ
ログラマブル汎用バス・セレクタＰＬＩＢＳをチャネル
接続から診断することが可能となる。（１はループラウ
ンド）。

［オフセット］オフセット機能をチャネル毎に選択することができる。

この機能は、装置の群インタフェース・ライン・カード
に生起する１タイムスロットの遅延を補償するものであ
る。オフセットがセットされたときは、データを１タイ
ムスロット後にサンプリングし、タイムスロット選択フ
ィールドにおいて指定されたタイムスロットより１タイ
ムスロット前のタイムスロットに挿入する。

［リセット］リセット命令は、それ自身のレジスタを除き、全てのレ
ジスタをクリアする。この機能を用いて電源投入又はシ
ステム故障後のプログラマブル汎用バス・セレクタＰＬ
ＪＢＳの初期化設定を容易にし、かつランダムなタイム
スロット選択による群タイムスロットの軸輪を防ぐ。こ
の命令が−Ｈセットされたときは、通常動作を可能にす
る前に、この命令をクリアしなければならない。（１は
ＲＥＳＥＴ）。

［チャネルの監視］［チャネル入力の監視］これは、読み出し専用アドレスであり、これによって制
御プロセッサは６つのチャネル入力線のそれぞれにデー
タが入力されている状態を監視する。制御プロセッサの
クロック信号は、トラヒックのクロック信号に非同期の
ときは、データの各ビットを監視することはできない。

従って、データのパターンは制御ブＯセッサのファーム
ウェア内でサンプリング及びデコード方法により決定さ
れなければならない。このフィールドのビット６は常時
０である。

［チャネル出りの監視コこれは、読み出しアドレスであり、これによって制御プ
ロセッサが６本のチャネル出力線のそれぞれにデータを
出力している状態を監視する。チャネル出カニネーブル
・ビットがセットされていないときは、データを読み出
すこともできるが、これによって外部トラヒック源を用
いているときは、複雑なトラヒック信号線の診断機能が
得られる。このフィールドのビット６は常時Ｏである。

［ハードウェア制ｔａｍ能］２つのハードウェア制ｍｉ能が以下に述べるように備え
られている。

［Ｒ−ＥＳＥＴ］このリセット信号ＲＥＳＥＴがローのときは、全てのプ
ログラマブル汎用バス・セレクタＰＵＢＳはリセットさ
れている。このりセット信号ＲＥＳＥＴは通常、電源投
入リセット又はマニュアル・リセット回路に供給されて
いる。

［ＬＯＣＫ］この信号ＬＯＯＫにより、群ループラウンドを全てのチ
ャネルにセットし、装置制御リング・システムを形成す
る。

［プログラミング制Ｗ］この制御線は、プログラマブル汎用バス・セレクタＰＬ
ＩＢＳのプログラミング又は監視に用いられるもので、
後述する。

［チップ・エネーブル信号ＧＥ］このデツプ・エネーブル信号ＣＥは、読み出し動作又は
書き込み動作を実行するときに、ローに保持されなけれ
ばならない。このチップ・エネーブル信号ＧＥがセット
されていないときは、全てのアドレス及びデータ線がデ
ィセーブルされ、これにより他のデバイス素子が制御バ
スに接続されても、当該チップの消費電力を最小のもの
にする。

この読み出しエネーブル信号ＲＥ及びチップ・エネーブ
ル信号ＧＥがローのときは、アドレス指定されたレジス
タに保持されているデータをトライステートのデータ・
インタフェースに入力することが可能となる。

［書き込み信号ＷＲ］一プル信号ＧＥとの論理和がハイ・ステートからロー・
ステートに変化したときは、クロック駆動によりトライ
ステートのデータ・バス上のデータをアドレス指定した
レジスタに入力させる。

［モードの説明］［概説］当該装置は、次の動作モードに関連している。

以下、これを説明する。

８．３２にビット／秒チャネル対１Ｍビット／秒モード
、ｂ、　　６４にビット／秒チャネル対１Ｍビット／秒群
モード、ｃ、１Ｍビット／秒チャネル対１Ｍビット／秒群モード
、ｄ、　チャネル及び群ループラウンド・モード、ｅ、　
チャネル診断ループラウンド・モード。

ｆ、　　ＬＯＣＫループラウンド・モード。

［３２にビット／秒チャネル〜１Ｍビット／秒モードの
発信方向］この方向においては、第１１図に示すように、３２チャ
ネル１Ｍビット／秒のうちの１チャネルが選択され、３
２にビット／秒のデータ・ストリームとして１つのチャ
ネル出力に出力される。

「オフセット」がセットされていないときは、選択した
チャネルの中心において１Ｍビット・クロック信号の後
縁でデータをサンプリングする。

「オフセット」がセットされたときは、ｌ　ＨＨｚクロ
ック信号の１周明後にデータをサンプリングする。

チャネル・インタフェースのデータは群フレーム周期の
先頭で送出される。

１つのフレームからサンプリングされたデータは、オフ
セット・モードにおいて１フレーム優に現れるチャネル
３１を除き、次のフレームのチャネル出力に常に現れる
。

［着信方向］この方向においては、第１１図に示すように、１つのチ
ャネル・インタフェースのデータが１Ｍビット／秒群の
１つのチャネルに多重化される。

データはフレームの中心の前の１８Ｈ２半周期でサンプ
リングされる。

「オフセット」モードがセットされていないときは、選
択されたタイムスロットに挿入され、１Ｈｌｌｚクロッ
ク信号の前縁で送出される。チャネル１６〜３１に必要
とするデータには遅延が生じることはないが、チャネル
０〜１５のデータには最大１／２フレームの遅延が生ず
る。

「オフセット」モードがセットされたときは、選択した
タイムスロットの直ぐ前のタイムスロットに挿入される
。チャネル１７〜３１が必要とするデータには遅延を生
じることはないが、チャネル０〜１６のデータには最大
１／２フレームの遅延が生ずる。

［６４にビット／秒チャネル〜１Ｍビット／秒群モード
の出力方向］この方向においては、第１２図に示すように、３２チャ
ネル１Ｍビット／秒群から２つのチャネルを選択し、６
４にビット／秒のデータ・ストリームとして１つのチャ
ネル出力に出力する。使用した２つの１Ｍビット／秒チ
ャネルは１Ｈ１ｌＺの１６周期だけ離される必要がある
。

「オフセット」モードがセットされていないときは、デ
ータを選択されたタイムスロットに挿入する。データは
ＩＨＩＩＺクロック信号の後縁でサンプリングされる。

「オフセット」モードがセットされたときは、１　ＨＩ
３の１周期後にデータを選択する。

チャネル・インタフェースのデータはフレーム期間の開
始及び中間点で送出される。オフセット拳モードでは、
１／２フレームにおいてサンプリングされたデータが、
１フレーム後に現れるチャネル１６を除き、次の１７２
フレ一ム期間でチャネル出力に常に現れる。

［１！信方向］この方向においては、第１２図に示すように、チャネル
・インタフェースのデータを１Ｍビット／秒の２チャネ
ルに多重化される。データはフレーム（Ｆ）１／４　及
ヒ３／４　（７）前（７）ＩＨＨ２Ｉ］ｆ！ｌの１／２
でサンプリングされる。

「オフセット」モードがセットされていないときは、デ
ータを選択したタイムスロットに１８１１２の１６周期
だけオフセットさせて挿入する。

データはＩＨｌｌｚの前縁から送出される。チャネル８
〜１１におけるデータは遅延されないが、チャネルＯ〜
７におけるデータは１／４フレームだけ遅延される。

「オフセット」モードがセットされたときは、選択した
タイムスロットの直ぐ前のタイムスロットに挿入される
。チャネル９〜１５のデータは遅延されないが、チャネ
ルＯ〜８のデータは１／４フレームだけ遅延される。

［ＩＭビット／秒チャネル〜１Ｍビット／秒群モードの
出力方向］この方向においては、第１３図に示すように、群インタ
フェースの１Ｍビット／秒群の全てを１Ｍビット／秒チ
ャネル出力に接続する。

データはＩ　ＭＨｚの後縁でサンプリングされ、りロッ
ク信号の後縁で送出される。デー“夕を１８１１２りロ
ック信号の１周期だけ遅延される。

このモードでは、オフセット・モードは動作しない。

［チャネル及び群ループラウンド・モード］このモード
を動作させたときは、チャネル入力をチャネル出力にル
ープさせ、また群入力を群出力にループさせる。

［チャネル・ループラウンド］データは次の時点でサンプリングされる。

８．３２にピット７秒モードのタイムスロット１５にお
けるＩＨＩＩＺクロック信号の後縁。

ｂ、６４にビット／秒モードのタイムスロット７及び２
３におけるＩ　ＨＩ３りロック信号の後縁。

Ｃ，１Ｍビット／秒モードにおけるＩ　ＨＩ３りロック
信号の後縁。

データは次の時点で送出される。

８．３２にビット／秒モードのフレームの先頭。

ｂ、　　６４にピット７秒モードにおけるタイムスロッ
トＯ及び１６の先頭。

Ｃ，１Ｍビット／秒モードにおける各Ｉ　ＨＨｚクロッ
ク信号の前縁。

オフセット／モードはチャネルのループラウンドに影響
されない。

データはどのようなりロック信号を選択しても、１周期
だけ遅延される。

Ｅ群ループラウンド］データは次の時点でサンプリングされる。

８．３２にビット／秒モードの場合、非オフセット・モ
ードにおいて選択されたタイムスロットのＩ　８１％２
クロツク信号の後縁、又はオフセット／モードにおいて
１タイムスロット後の１ＨＩＩＺり０ツク信号の後縁。

ｂ、６４にピッ１ル／秒モードの場合、非オフセット・
モードにおいて選択されたタイムスロットから１６タイ
ムスロットを隔て、かつ選択されたタイムスロットの１
ＨＨｚクロック信号の後縁、オフセット・モードがセッ
トされたときは、データは１タイムスロット後にサンプ
リングされる。

ｃ、　　１８１１２　／秒モードの場合、各ＩＨＩＩＺ
クロック信号の後縁。

データを次の時点で送出する。

８．３２にビット／秒モードの場合、非オフセット・モ
ードにおいて選択したタイムスロットの先頭、及びオフ
セット・モードどきの１タイムスロット前。

ｂ、　　６４にピット７秒モードの場合、非オフセット
・モードにおいて選択したタイムスロットから１６タイ
ムスロットを隔て、かつ選択したタイムスロットの先頭
。オフセット・モードにおいては、データを１タイムス
ロット前に送出する。

Ｃ，１Ｍビット／秒モードの場合、各１８Ｈｚクロック
信号の前縁。

［概要１このモードにより、２つのゲートを除き、群及びチャネ
ル・インタフェースからプログラマブル汎用バス・セレ
クタＰｔＪＢＳを完全に診断することができる。

［チャネル診断のループラウンド・モード］このモード
では、総合プログラマブル汎用バス・セレクタＰｕＢ５
の群出力を群入力にループラウンドさせるので、他のモ
ードのような選択的なループラウンドはできない。

このモードにより、チャネル接続からプログラマブル汎
用バス・セレクタＰｕＢ５のトラヒック信号線を診断す
ることができる。

このモードを実行したときは、２つのチャネルを用いて
オフセット・モード試験のみを実行することができる。

データの遅延は次のようになる。

ａ、３２にビット／秒モードタイムスロット１６〜３１を選択したときは、データは
３２にＩＩＺの１周期だけ遅延される。タイムスロット
Ｏ〜１５を選択したときは、データは３２ＫｌｌＺの２
周期だけ遅延される。

ｂ、６４にビット／秒モードタイムスロット８〜１５又は２４〜３１を選択したとぎ
は、データは６４　ＫＨ２の１周期だけ遅延される。タ
イムスロットＯ〜７又は１６〜２３を選択したときは、
データは６４にＨ２の２周期だけ遅延される。

ｃ、ＩＭビット／秒モードデータｔま常時１肝Ｚの２周期だけ遅延される。

［ＬＯＣＫルーアラウンド・モード〕このモードはプログラマブル汎用バス・セレクタＰｕＢ
５のＬＯＣＫビンを下げることにより付勢される。この
モードは着信群をループラウンドさせるものであり、群
対チャネルから通常の動作が可能である。チャネル入力
は使用されない。ソフトウェアにより選択可能な群及び
チャネル・ループラウンド・モードはＬＯＣＫ機能を無
視する。

［インタフェースの説明（タイミング）］この章に示す
タイミングは、許容動作範囲及び−５５℃〜＋１２５°
の動作温度範囲において最悪の場合を示している。

［制御タイミング］［概要］次のタイミングの数値はプログラマブル汎用バス・セレ
クタＰＬＩＢＳに適用され、５０ｐｒの負荷がデータ・
バスにあると仮定している。第１４図を参照の口と。

［読み出しサイクル］［読み出しエネーブル−データ・バス制御Ｉ　（ＣＥは
ロー）］ＲＥのロールデータ・バスのエネーブル（データ＝Ｏ）
（ＲＥＤＥ）＝最大５５ｍ５ＲＥの０−〜データ・バスのエネーブル（データ＝１）
（ＲＥＤＥ）−最大９９ｍ５ＲＥのハイ−データ・バスのディセーブル（データ＝Ｏ
）（ＲＥＤＤ）＝最大３８ｍ５ＲＥのハイ−データ・バ
スのディセーブル（データ＝１）（ＲＥＤＤ）＝最大４
６ｍ５［チップ・エネーブル−データ・バス制御ｎ（Ｒ
Ｅ−〇）】ＣＥのＯ−〜データ・バスのエネーブル（データ＝Ｏ）
（ＣＥＤＥ）＝最大７０ＩＩｌｓＧＥのロールデータ・
バスのエネーブル（データ＝１）（ＣＥＤＥ）＝最大９
２＋１１３ＣＥのハイ−データ・バスのディセーブル（
データ＝Ｏ）（ＣＥＤＤ）＝最大４０ｍ５ＣＥのハイ−
データ・バスのディセーブル（データ＝１＞（ＣＥＤＤ
）＝最大４８１１１３〔アドレス変更〜データの有効（
ＣＥ及びＲＥは共にロー＞（ＡＤＶ）］アドレス安定〜データの有効（データ＝Ｏ）＝最大１２５ｎＳアドレス安定〜データの有効（データ＝１）＝最大２００　ｎｓ［デツプ・エネーブル−データの有効（ＲＥはロー）（
ＣＥＤＶ）］チップ・エネーブルＣＥのロールデータの有効（データ
ー〇）＝最大１２５ｎｓデツプ・エネーブルＧＥの°ロールデータの有効（デー
タ＝１）＝最大２００ｎＳ［書き込みサイクル］［（ＷＥ）の立ち上がり端部のデータ設定ＤＷＥＳＩ　
　（データ＝０）＝最小５０ｎｓ（データ＝１）＝最小
７１ｎｓ［（ＷＥ）の立ち上がり端後のデータ保持ＤＷＥＨ］　
　（データ＝０）＝最小３Ｑｎｓ（データ＝１）＝最小
３２０Ｓ［（ＷＥ）の立ち下り端部のアドレス設定ＡＷＥＳ］設定＝最小２　ｉ　ｎｓ［（ＷＥ）の立ち下り端後のアドレス保持ＡＷＥＨ］設定＝最小１３ｎｓ（データー１）＝最小７　Ｉ　ｎｓ［（ＷＥ＞の立ち上がり端部のＣＥ設定ＣＥＷＥＳ］ＧＥ設設定量最小８０ｎｓ（ＷＥ）の立ち上がり端部のＧＥ段設定ＣＥＷＥＳＩＧＥ設定＝最小８００Ｓ（ＷＥ）の立ち上がり端後のＧＥ保持ＣＥＷＥＳＩＣＥ
設定＝最小３３ｎｓ［ＷＥのパルス幅（ＷＥＰ＞］ＷＥのパルス幅＝　６４　ｎｓ［ＲＥＳＥＴのパルス幅］ＲＥＳＥＴのパルス幅＝最小６０ｎｓ［トラヒック領域のタイミング］［概要］次のタイミングの数値はプログラマブル汎用バス・セレ
クタＰｔＪＢＳに適用する。第１５図を参照のこと。

１群インタフェース・タイミング］ハイからローへの遷移において群出力に４００ｐｆの負
荷を仮定した。群バスにおける立ち上がり時間は、使用
したプルアップ抵抗の値により決定され、かつこれを与
えられた数値に加算されなければならない。

［群出力］Ｉ　ＨＩ３りＯツク信号のハイ〜群出力（データーＯ）
−最大１００ｎＳ１ＨＩＩＺクロック信号のハイ〜群出力（データ＝１）
＝最大５８ｎｓ［群入力］１ＨＩＩＺ立ち下がり端部の群入力設定３２又は６４に
ビット／秒モード（データ＝０）＝最小３２ｎｓ３２又は６４にビット／秒モード（データ＝１）＝最小
２８ｎＳＩ　ＨＨｒ　／秒モード（データー〇）＝最小３９ｎｓ
１ＨＨ７／秒モード（データ＝１）＝最小３５ｎｓ１Ｈ
ＩＩＺ立ち上がり端後の群入力保持時間３２又は６４に
ビット／秒モード（データ＝０）−最小７０ｎｓ３２又は６４にビット／秒モード（データ＝１）＝最小７Ｑｎｓ１８Ｈ７／秒モード（データ＝Ｏ）＝最小４０ｎｓＩ　
Ｈｔｌｚ　／秒モード（データ＝１）＝最小４０ｎＳ［
チャネル・インタフェースのタイミング］ハイからロー
への遷移に際して群出力に５０ｐｒの負゛荷を仮定した
。群バスにおける立ち上がり時間を使用したプルアップ
抵抗の値により決定し、これを与えられた数値に加算す
る必要がある。

［群出力］１　ＨＩＩＺクロック信号の立ち上がり端からのチャネ
ル出力の有効点Ａ３２にピット７秒モード（データ＝０）＝最大９４０
ＳＡ３２にビット／秒モード（データ＝１）＝最大８０ｎ
Ｓ８６４にビット／秒モード（データ＝０）＝最大９４ｎ
ｓ８６４にビット／秒モード（データー１）＝最大８０ｎ
Ｓ１　ＨＩ１２　／秒モード（データ＝Ｏ）＝最大７２ｎ
ｓｌ　ＨＩＩＺ　／秒モード（データ＝１）＝最大５８ｎ
ｓしチャネル人力］ＩＨＩＩＺクロック信号の立ち下がり端の前からのチャ
ネル入力の設定点０３２にビット／秒モード（データ＝Ｏ）子最小ＱｎｓＣ３２にビット／秒モード（データ＝１）＝最小−８ｎ
ｓ０６４にビット／秒モード（データ＝０）＝最小０ｎｓＣ６４にビット／秒モード（データ＝１）＝最小−８ｎ
ｓＩ　ＨＩ３　／秒モード（データ＝０）＝最小１４ｎｓ１８１１２　／秒モード（データ＝１）＝最小６ｎｓ１　ＨＩＩＺクロック信号の立ち下がり後のチャネル入
力保持点０３２にビット／秒モード（データ＝Ｏ）＝最小１４２
ｎｓＣ３２にビット／秒モード（データ＝０＞＝最小１４２
ｎｓ０６４にビット／秒モード（データ＝Ｏ）＝最小１４２
ｎｓＣ６４にビット／秒モード（データーＯ）＝最小１４０
ｎｓ１Ｈ１ＩＺ／秒モード（データーＯ）＝最小４８ｎｓ１８Ｈ２／秒モード（データーＯ）＝最小４５ｓ［フレームの形成］ｌ　ＭＨｚり０ツク信号の立ち下がり端〜フレーム・パ
ルスの立ち下がり端一最小７２ｎＳフレーム・パルスの
立ち上がり端〜Ｉ　ＨＩ３り０ツク信号の立ち下がり端
＝最小２１　ｎｓフレーム・パルスの最小幅＝４５ｎｓ

【図面の簡単な説明】

第１図はプログラマブル汎用バス・セレクタＰＬＪＢＳ
のインタエフエースを含むプログラマブル汎用バス・セ
レクタの概要ブロック図、第２図はプログラマブル凡用
バス・セレクタＰＬＪＢＳに適用したマルチブレツサの
ブロック図、第３図はプログラマブル汎用バス・セレク
タＰＵＢＳのブロック図、第４図はプログラマブル汎用バス・セレクタＰＬＩＢＳ
の制御領域のブロック図、第５図はプログラマブル汎用バス・セレクタＰＵＢＳの
トリヒツク領域のブロック図、第６図はプログラマブル
汎用バス・セレクタＰＬＪＢＳの群インタフェース領域
のブロック図、第７図はプログラマブル汎用バス・セレ
クタＰＵＢＳのタイミング領域のブロック図、第８図は
制御インタフェースに対するアドレス割り付けを示す図
、第９図は制御インタフェースに対するビット割り付けを
示す図、第１０図はプログラマブル汎用バス・セレクタＰＬＪＢ
Ｓのループラウンド・モードのブロック図、第１１図は
３２にｌｌｚのオフセットなしモードの接続にＩ！ｌ還
するデータ・ストリームのタイミング図、第１２図は６４にＨ２のオフセットなしモードの接続に
ｒＩＩｌ達するデータ・ストリームのタイミング図、第１３図は１ＨｔｌＺのオフセットなしモードの接続に
関連するデータ・ストリームのタイミング図、第１４図
は制御タイミングにｍ連する波形のタイミング図、第１５図は時間基準に関連する波形図である。ＣＡ・・・制御領域、ＣＩ・・・制御インタフェース、ＣＩＮ・・・着信チャネル、ＣＴＲ・・・制御及びステータス・レジスタ、ＧＩＮ・
・・ハイウェイ入力、ＧＬＳ・・・グループ・ループラウンド・セレクタ手段
、ＧＯＴ・・・ハイウェイ群出力、ＧＯ３Ｒ・・・グループ出力セレクタ手段及び残りのり
タイミング手段、ＬＭｌ及び１Ｍ２・・・ループラウンド多重化手段、Ｐ
ＵＢＳ・・・プログラマブル汎用バス・セレクタ、ＴＧ
・・・タイミング発生器、ＴＯＢ・・・出力バッファ、ＴＲ・・・トラフィック・リタイミング手段、ＴＩＳ・
・・ユニット。

Claims

【特許請求の範囲】

（１）複数の時間分割多重ハイウェイ群と複数のチャネ
ル・ディジタル・トラヒック通信路との間をインタフェ
ース接続するように形成された選択手段を備えるディジ
タル通信交換システムにおける交換装置において、前記
選択手段は前記チャネル・ディジタル・トラヒック通信
路と前記時間分割多重ハイウェイ群との間において双方
向通信を可能にさせる複数の異なる交換接続モードを実
行するように、かつ前記時間分割多重ハイウェイ群内お
よび前記チャネル・ディジタル・トラヒック通信路内に
おいて特定の交換接続モードの動作入出力データ速度が
両立性の有無と無関係に、前記双方向通信を実行するよ
うに制御された制御マイクロプロセッサであることを特
徴とするディジタル通信交換システムにおける交換装置
。
（２）特許請求の範囲第１項記載のディジタル通信交換
システムにおける交換装置において、前記選択手段はマ
スタ・クロック信号により駆動され、前記選択手段の内
部タイミング信号を供給するクロック・タイミング手段
と、前記制御マイクロプロセッサからプログラム制御さ
れるように形成された第１及び第２のレジスタ手段とを
含むことを特徴とするディジタル通信交換システムにお
ける交換装置。
（３）特許請求の範囲第２項記載のディジタル通信交換
システムにおける交換装置において、前記第１のレジス
タ手段は複数のチャネル・ディジタル・トラヒック通信
路のそれぞれに備えられ、前記第２のレジスタ手段は前
記チャネル・ディジタル・トラヒック通信路及びハイウ
ェイ群の接続を制御するループラウンド制御レジスタ手
段と、ハイウェイ群から読み出され、かつハイウェイ群
に書き込まれるタイムスロットを制御するオフセット制
御レジスタ手段と、着信及び出力チャネル・トラヒック
通信路を監視するチャネル監視制御レジスタ手段とを前
記チャネル・ディジタル・トラヒック通信路に共通して
備えていることを特徴とするディジタル通信交換システ
ムにおける交換装置。
（４）特許請求の範囲第３項記載のディジタル通信交換
システムにおける交換装置において、前記第１のレジス
タ手段は独立した２つのバイトから構築され、第１の前
記バイトはチャネル・データをハイウェイ群に対して任
意の組合わせ出力にする４ビット・フィールドと、出力
チャネル・データを導出する際にハイウェイ群のいずれ
の入力を用いるのかを選択する２ビット・フィールドと
、チャネル速度出力を付勢する１ビット・フィールドと
からなり、第２の前記バイトはハイウェイ入出力群に用
いるタイムスロットを選択する５ビット・フィールドと
、独立した２つのデータ速度処理モードを制御する１ビ
ット・フィールドと、更に異なるデータ速度処理モード
を制御する４ビット・フィールドとからなることを特徴
とするディジタル通信交換システムにおける交換装置。
（５）特許請求の範囲第３項記載のディジタル通信交換
システムにおける交換装置において、前記ループラウン
ド制御レジスタ手段は複数のチャネル・ディジタル・ト
ラヒック通信路のそれぞれについての１ビット・フィー
ルドと、診断接続用の１ビット・フィールドとを含むよ
うに形成され、前記オフセット制御手段は複数の前記チ
ャネル・ディジタル・トラヒック通信路のそれぞれにつ
いての１ビット・フィールドと、レジスタ・リセット手
段のための１ビット・フィールドとを含むように形成さ
れ、前記チャネル監視制御レジスタ手段は前記チャネル
・ディジタル・トラヒック通信路のそれぞれについての
１ビット・フィールドを含むように形成されていること
を特徴とするディジタル通信交換システムにおける交換
装置。
（６）特許請求の範囲第５項記載のディジタル通信交換
システムにおける交換装置において、前記選択手段はチ
ャネル・ディジタル・トラヒック通信路のビットがセッ
トされたときは、関連する前記チャネル入力が対応する
チャネル出力にループ・バックされ、前記着信ハイウェ
イ群が対応するハイウェイ群にループ・バックされるよ
うに形成した多重化手段を含むことを特徴とするディジ
タル通信交換システムにおける交換装置。
（７）特許請求の範囲第５項記載のディジタル通信交換
システムにおける交換装置において、前記選択手段は診
断接続ビットがセットされたときは、全ての前記発信ハ
イウェイ群を前記選択手段内の対応する着信ハイウェイ
にループ・バックして選択手段をチャネル・ディジタル
・トラヒック通信路から診断可能なように形成したルー
プラウンド選択器を含むことを特徴とするディジタル通
信交換システムにおける交換装置。
（８）特許請求の範囲第５項記載のディジタル通信交換
システムにおける交換装置において、前記オフセット・
ビットがセットされたときは、ハイウェイ群のインタフ
ェース装置に発生する１タイムスロット遅延の補償を起
動することにより、データを１タイムスロット後にサン
プリングし、かつデータを前記第２のバイトのタイムス
ロット選択フィールド内で指定されたタイムスロットよ
り１タイムスロット前に送出することを特徴とするディ
ジタル通信交換システムにおける交換装置。
（９）特許請求の範囲第５項記載のディジタル通信交換
システムにおける交換装置において、前記チャネル監視
レジスタ手段は読み出し専用メモリであり、前記制御マ
イクロプロセッサはチャネル監視ビットがセットされた
ときは、データがそれぞれ前記チャネル・トラヒック入
力路に入力され、又は前記チャネル・トラヒック出力路
から出力される状態を監視することを特徴とするディジ
タル通信交換システムにおける交換装置。
（１０）特許請求の範囲第５項記載のディジタル通信交
換システムにおける交換装置において、前記選択手段は
セットされたときは、ハイウェイ群のループラウンド接
続を全てのチャネル・ディジタル・トラヒック通信路に
セットするロック制御を備えていることを特徴とするデ
ィジタル通信交換システムにおける交換装置。
（１１）特許請求の範囲第１項記載のディジタル通信交
換システムにおける交換装置において、前記チャネル・
トラフィックのデータ速度は３２Ｋビット／秒、６４Ｋ
ビット／秒又は１Ｍビット／秒であり、各時間分割多重
ハイウェイ群は１フレームにつき３２多重化チャネルの
タイムスロットからなり、前記時間分割多重ハイウェイ
群の周波数は３２ＫＨｚのフレーム反復速度を有する１ＭＨｚであることを特徴とするディジタル通信交換シ
ステムにおける交換装置。
（１２）特許請求の範囲第１１項記載のディジタル通信
交換システムにおける交換装置において、第１の前記動
作モードは発信方向において３２チャネル１Ｍビット／
秒ハイウェイ群のうちの１チャネルを選択してチャネル
出力に３２Ｋビット／秒のデータ・ストリームとして出
力し、かつ着信方向においてチャネル・インタフェースのデー
タを１Ｍビット／秒ハイウェイ群の１チャネルに多重化
する３２Ｋビット／秒対１Ｍビット／秒ハイウェイ群で
あることを特徴とするディジタル通信交換システムにお
ける交換装置。
（１３）特許請求の範囲第１１項記載のディジタル通信
交換システムにおける交換装置において、他の動作モー
ドは発信方向において３２チャネル１Ｍビット／秒ハイ
ウェイ群のうちの２チャネルを選択してチャネル出力に
６４Ｋビット／秒のデータ・ストリームとして出力し、
かつ着信方向においてチャネル・インタフェースのデー
タを１Ｍビット／秒ハイウェイ群の２チャネルに多重化
する６４Ｋビット／秒対１Ｍビット／秒ハイウェイ群で
あることを特徴とするディジタル通信交換システムにお
ける交換装置。
（１４）特許請求の範囲第１１項記載のディジタル通信
交換システムにおける交換装置において、前記他の動作
モードは発信方向において群インタフェースの全１Ｍビ
ット／秒ハイウェイ群をチャネル出力に接続し、かつ着信方向において前記チャネル・インタフェースの全１
Ｍビット／秒ハイウェイ群のデータを前記ハイウェイ群
の出力に接続した１Ｍビット・チャネル対１Ｍビット／
秒チャネルであることを特徴とするディジタル通信交換
システムにおける交換装置。