JPS61287398A

JPS61287398A - カラ−画像処理装置

Info

Publication number: JPS61287398A
Application number: JP61081975A
Authority: JP
Inventors: マイケル　ディアリング; ガーレン　コリンズ
Original assignee: Benson Inc
Current assignee: Benson Inc
Priority date: 1985-04-09
Filing date: 1986-04-09
Publication date: 1986-12-17
Also published as: CA1250044A; US4680626A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は画像処理に関するものであり、更に詳細には、
カラープロッタ又はカラープリンタによって再生する為
にＣＲＴ即ち陰極線管上に表示されるカラー画像の処理
に関するものである８本発明は、又、複合ビデオ入力信
号から同期信号を分離し且つ正確なタイミング信号を発
生する為のカラー画像処理方式における改良された回路
に関するものである。更に、本発明は、これらの方式に
よって得られたカラー画像を処理してプロッタによる一
層現実的な再生を可能とする改良した方法に関するもの
である。

コンピュータグラフィックスにおいて公知の如く、一連
のグラフィックス表示ターミナルをグラフィックス制御
器を介してチャンネル制御器へ接続させることが可能で
ある。チャンネル制御器はホストの中央処理装置（ｃ　
Ｐ　Ｕ）へ接続される。

チャンネル制御器は、ホストの中央処理装置を種々の表
示ターミナルと関連している個別的なグラフィックス制
御器へ接続させることを可能としている。この様に、グ
ラフィックス表示ターミナルに入れられたコマンド即ち
指令は該制御器によって処理され、ホストＣＰＵによっ
て決定されるプロトコルに従ってチャンネル制御器を介
してホストＣＰＵへ供給される。従来の画像処理方式の
１つのタイプにおいては、グラフィックス表示ターミナ
ル上に表示されている両像のハードコピーが所望される
場合、ホストＣＰＵ内の特別のソフトウェアを使用して
ドライバ回路、チャンネルアダプタ、及びラスク動作制
御器を制御し、それら全てがプロッタを駆動していた。

この方式は、多数の高価な部品を必要としており且つ一
般的に厄介である。更に、それは比較的動作が遅く且つ
写真装置を使用して得られるものよりも著しく劣る画像
を提供するものであった。

ビデオモニタ上に表示されるカラー画像のハードコピー
を得る為の従来の方式は、幾つかの種類に分類される。

１技術においては、スクリーン上、又はスクリーンを制
御する為にランダムアクセスメモリ内に、画像を形成す
る代りに、適宜のソフトウェアで別のランダムアクセス
メモリ内に該情報を再生しており、それはプロッタを直
接駆動する為にホストＣＰＵによってその情報を使用す
ることを可能としている。然し乍ら、極めて多数の異な
ったタイプ及び形態の方式が存在するので、この様なア
プローチは極めてハードウェハに従属するものであり、
画像をプロッタへ送信する前に、ホストＣＰＵ内におい
てソフトウェアによるシステムハードウェアのエミュレ
ーションを必要としている。更に、この様なアプローチ
はかなりの時間を必要とし、各画像に対して３０分又は
それ以上かかるということは屡々である。

特にテレビモニタ及び５１２−ラインインターレース表
示装置等のＲ８１７０標準に従うビデオに適しておりハ
ードコピーを供給する別の技術は、例えば、テキトロニ
クス社によって製造されている装置を使用して乾燥銀処
理（ｄｒｙ　５ｉｌｉｖｅｒ　ｐｒｏｃｅｓｓ）を使用
することである。この様な装置は主にアナログ装置とし
て機能し、走査ラインの内容を効果的に乾燥銀紙上にコ
ピーする。然し乍ら、この様な方式は、中間調及び分解
能の点で著しく制限されている。更に、この様な方式は
、充分に高速でビデオ情報を処理することが出来ず、且
つカラー再生には不向きである。

別の技術は、フィルムプリンタ箱の内部にビデオを表示
し、次いでそれをフィルムを使用して写真技術的にコピ
ーすることである。カラー複写を提供する為には、回転
カラーホイールを使用する。

更に別の従来技術はセイコーＤ走査方法である。

この方式においては、ビデオがフレームバッファ内にデ
ジタル化され１次いで再生の為にプロッタへ送られる６
画素当り１ビツトのみがデジタル化され、そのビットは
、プロッタを駆動する前に更に処理されることはない、
その結果１画像は中間調ではない。

従来技術のビデオ画像プロセサにおいて使用される同期
分離器（セパレータ）においては、典型的に多数の段（
ステージ）を使用して、ビデオ情報から同期パルスを分
離している。これらの段の各々は、信号処理に付加的な
不所望の遅れを導入し且つシステムのタイミングに歪を
発生する。この様な同期回路は、典型的に、同期パルス
をロックし且つそれを複合ビデオから分離する為にフィ
ードバックを使用するものではない。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、モニタを駆動する為
に使用される複合ビデオ情報からプロッタ上に形成され
る画像の品質を著しく向上させることの可能なカラー画
像処理方式を提供することを目的とする。

本発明のカラー画像処理方式（システム）は。

改良した同期分離回路を有しており、それは従来の方式
よりも高速で複合ビデオ信号内のタイミング情報からビ
デオ情報を分離することを可能としている。この分離方
式は、最小数の部品を介して処理することにより数ナノ
秒のみビデオ信号を表示する。同期分離方式はビデオ増
幅器を有しており、それは同期パルス及びビデオ信号自
身の両方を増幅する為に使用されている。同期パルスを
充分に増幅することによって、該パルスを使用して下流
のＴＴＬ回路駆動すると同時に、該増幅器を制限するこ
とによって該信号のビデオ部分を除去することが可能で
ある。この分離器は又、回復回路を有しており、同期パ
ルスのレベルを適宜のＤＣ電位へ回復させる。

本カラー画像処理方式において適宜に制御されたマルチ
プレクサによる選択の後、アナログビデオ情報がサンプ
リングの為にアナログ・デジタル変換器へ供給される。

ビデオ画素がそれらの中心点の充分近くでサンプルされ
、その際に正確なカラー複写乃至は再生を可能とする為
に、このアナログ・デジタル変換器は時間基本発生器に
よって制御される。この時間基本発生器は、複合ビデオ
情報から分離された同期パルスに応答して、アナログ・
デジタル変換器用のタイミング信号を提供する。この時
間基本発生器は、水平同期パルスを受け取り後、該変換
器を駆動する為の出力パルスを供給する為にマイクロ制
御器によって特定された所定時間の間待機する。出力パ
ルスのタイミングは、特定された遅延に無関係に±２　
ｎ５ｅｃに制御することが可能であり、それは、典型的
に、１３ｎｓｅｃ幅の画素の正確なサンプリングを行う
ことを可能とする。

時間基本発生器は、同期パルスの受け取り及び石英結晶
に基づくオシレータからの次のクロックパルスの受け取
りの間の遅延を測定する為の遅延線を有している。この
遅延は、マイクロ制御器によって特定される全遅延から
減算され、クロックパルスの整数と部分的な残部とにな
る。クロックパルスの整数は、次いで１発生され、且つ
最後のクロックパルスに続いて、遅延線が使用されて必
要な部分的周期により更に出力信号を遅延させる。

この付加的な周期は、所望の全遅延から、経過したクロ
ックパルス数によって定義される遅延及び同期パルスの
受け取りと第１クロックパルスの受け取りとの間の遅延
を差し引いたものに等しい−０この様に１時間基本発生
器は、変換器に対して正確な制御信号を供給し、且つ各
画素が正確にサンプルされることを確保しながらビデオ
入力信号をデジタル化することを可能としている。

デジタル化した画像、又はその一部が適切にストア即ち
格納されると１本発明のカラー画像処理方式は１画像を
独得の態様で処理することによって画像を一層忠実に再
生する能力を与えている。

好適実施例においては、ビデオモニタに使用されている
加色的カラー系からの各赤、緑、又は青の画素を最初に
、カラープロッタで使用されるシアン、マゼンタ、及び
イエローの減色的カラー系へ変換させる０次いで、黒（
ブラック）を導入し、且つその結果得られるカラー信号
を正規化して一層正確なカラー再生を提供する。このス
テップの過程中に、減色的カラーの１つを除去し、且つ
付加的な明暗度乃至は強度を残存する色の１つ又はそれ
以上に与える。次いで、各色別々にディザ−処理を行い
、画像の全範囲を保存する。この時に、所望の色及びプ
ロッタで使用可能な色との間の誤差を計算し、周囲の画
素の色付けが調節されて、画像のその部分に対しての全
誤差を最小とする。

この過程中に、画像は面積において４倍拡大されて、色
間の遷移をより滑らかにし且つ画像の再生においてその
他の改良を提供している。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

全　・なシステム第１図は、本発明のカラー画像処理方式の好適実施例を
包含するコンピュータグラフィックス方式の全体的な構
成を示している。概略、カラー画像処理方式はブロック
７内に示されている。第１図に図示した方式は、グラフ
ィックス制御器４に接続された一連のグラフィックス表
示ターミナル５を有している。グラフィックス制御器は
、チャンネル制御器を介して、ホスト中央処理装置２へ
接続されている。動作においては、グラフィックス表示
ターミナル内に設けられているキーボードからの入力信
号が、適宜の時間において、チャンネル制御器をしてＣ
ＰＵの注意をそのターミナル５ヘスイツチさせる。次い
で、ターミナルからのデータが処理され、且つＣＰＵ２
の制御下において、チャンネル制御器３を介して表示の
為に戻される０本発明のカラー画像プロセサの１つの機
能は、プロッタ又はプリンタ８を、チャンネル制御器又
はホストＣＰＵにおいて付加的なソフトウェア又はハー
ドウェアを必要とすること無しに、グラフィックス表示
ターミナス５と相互接続させることである。これは、グ
ラフィックス表示ターミナルの１つのユーザが、本方式
のハードウェア又はソフトウェア構成に関する特別の知
識を持つことを必要とすること無しに且つＣＰＵが実行
中の作業をスイッチすること無しに９表示袋！！５のス
クリーン上に表示されているもののハードコピーを得る
ことを可能としている。

カラー画像プロセサ７は、公知の赤、緑、青のビデオケ
ーブルを介して、グラフィックス表示ターミナルへ接続
されている。これらのケーブルは、ＣＲＴも基本とした
ターミナル５上に画像を表示する為のビデオ情報と同期
情報の両方を担持する。

（別々の同期、及びビデオケーブルが使用される方式も
、使用することが可能である。）画像プロセサに付いて
以下に詳細に説明するが、プロッタ８によってプロット
されるべき画像を表示している特定のグラフィックス表
示装置５が選択されると、カラープロセサ７内のアナロ
グマルチプレクサが赤、緑、貴人力線の適宜の１つヘス
イッチする。この信号はカラービデオインターフェース
へ供給され、その中で、同期信号がビデオ情報から分離
され、且つアナログビデオ情報が爾後の処理の為にデジ
タル化される。この情報は１時間基本発生器の制御下で
動作しているフラッシュのアナログ・デジタル変換器に
よってデジタル化される。

このデジタル情報は、ラインバッファ又はフレームバッ
ファ内に格納され、次いで更にシステムファームウェア
によって処理される。このシステムファームウェアは、
デジタル化したモニタ用に適した赤、緑、青のビデオ情
報を、プロッタ用に適したシアン、イエロー、マゼンタ
及びブラック情報へ変換する０次いで、このデータをプ
リンタインターフェースへ供給し、それはプロッタ又は
プリンタ、例えばペンソンカラースキャン力う−インク
ジットプロツタ、を制御して、選択した画像を再生させ
る。

システムブロック図第２図は、本カラー画像処理方式の好適実施例の全体を
示したブロック図である。通常、第２図の方式は、入力
としてカラーモニタへ指向された信号を受け、且つ、出
力として、カラープロッタ又はカラープリンタを駆動す
る信号を供給する。

図示した方式は、従来のカラープロッタによって形成さ
れる画像品質を著しく改良することを可能とする。モニ
タへ供給される赤、青、緑の入力信号を処理する過程に
おいて、第２図の方式は該信号を、カラーインクジット
プロッタのシアン、マゼンタ、イエロー、ブラックのイ
ンクペンを制御するのに適した信号へ変換する。

第２図に示した方式は、幾つかの独得の部品を有してい
る。同期分離器２０は、従来技術の分離器よりも著しく
高速でビデオ入力信号を処理する。

従来の画像表示方式においては、画素の寿命は１３ｎｓ
ｅｃ（ナノ秒）のオーダである。同期分離器２０の精度
は２　ｎ５ｅｃのオーダであり、エツジ部に沿ってでは
なく画素の中央に非常に近くでプロッタを駆動する為に
各画素がデジタル信号への変換の為にサンプルされるこ
とを確保している０画素のエツジ部がサンプルされると
、誤差が発生する。

本方式の第２の独得の特徴は時間基本発生器１００であ
る。時間基本発生器１００は、フラッシュ変換器７０が
線１６上を供給されるアナログビデオ信号をデジタル化
する間隔を制御する０時間基本発生器は、精密に相関さ
れたタイミング信号を供給して、該変換器をして適宜力
間隔でビデオ波形をサンプルさせる。

第２図の回路の入力端子１２へ供給される赤、青、緑の
信号は、通常、Ｒ８３４３基準に適合している。受信さ
れると、画素選択レジスタ１１０内の２ビツトの制御下
にある３対１マルチプレクサ５０が更に処理する為にＲ
ＧＢチャンネルの１つを選択する。レジスタ１１０の内
容は、マイクロ制御器１５０によって決定される。マル
チプレクサ５０からの信号チャンネルは最初にダイナミ
ッククランプ及びＤＣ回復回路１０へ供給される。

この回路は、ビデオ入力信号がＤＣ電圧レベルの広い範
囲に位置されることを可能とし、且つ該ビデオを所望の
ＤＣレベル、典型的にはブラックが０ボルトＤＣとして
、再配置させる。この様に、選択されたチャンネル１２
上のブラック入力信号は線１６上において、０ボルトＤ
Ｃの出力電圧となる。

クランプ動作に続いて、ビデオ信号が線１６上を６ビツ
トのフラッシュ変換器７０へ供給されるが、該変換器は
、好適実施例においては、ＴＲＷによって部品番号ＴＤ
Ｃ１０２９として製造されているものである。（フラッ
シュ変換器７０の代りに、適宜の高速アナログ・デジタ
ル変換器に接続された公知のサンプル・ホールド回路を
使用することも可能である。）このフラッシュ変換器を
使用しているのは、Ａ／Ｄ変換を高速で且つ狭いアパー
チャで実施せねばならないからである。好適実施例にお
いて、フラッシュ変換器は、６２ｋＨｚ又は１．３４Ｍ
Ｈｚ　　（バッファメモリを使用した場合）でサンプル
し、且つビデオ信号と同等のアパーチャ精度を持ってい
る。変換器が、配線１６上のアナログ入力信号をサンプ
ルし且つデジタル化する時間は、配線１０３上の時間基
本発生器１００からの信号によって制御される。次いで
、デジタル化したサンプルを、配線１７上をデータイン
ターフェースレジスタ８ｏへ供給して、バス２２０へ転
送する。この様に、レジスタ８０が前の変換をバス２２
０へ転送している間に、変換器昧次の変換を行うことが
可能である。

第２図に示した方式は、水平方向ではなく、垂直方向に
カラーモニタ上に表示された画像を走査する。従って、
配線１６上を変換器へ供給された次のアナログ信号は、
前の画素から垂直方向へオフセットされた画素に対する
ものである。次の隣接する垂直領域が走査され、デジタ
ル化され且つ格納される前に、スクリーン上の垂直領域
内の全ての画素が走査され、デジタル化され且つ格納さ
れる迄、この走査が繰り返し行われる。バッファメモリ
の必要性を取り除き且つプロッタの速度に対応させてお
く為に、垂直走査を使用している。

一層高速が所望される場合、バッファメモリを使用する
ことが可能であり、この場合１画像に渡って所望の間隔
で多くの走査が垂直に取られる。必要な回数だけこのパ
ターンが繰り返され、各回において、特定数の列だけ前
の走査からオフセットされる。

ＤＭＡ制御器１６０は、マイクロ制御器１５０の制御下
にあるメモリアドレスレジスタ１７０から供給されるア
ドレスを使用して、デジタル情報を直接ランダムアクセ
スメモリ１８０内に格納する。垂直ライン全体がＲＡＭ
１８０内に格納されると、マイクロ制御器１５０は以下
に説明する態様でそのラインの処理を開始することが可
能である。

アナログ・デジタル変換のタイミングは、究極的には、
同期分離器２０によって制御され、それは緑ビデオ入力
線１２から混合された同期及びビデオ信号を受け取り、
次いでビデオ信号を分離し、且つ配線２１上を水平及び
垂直の両方の同期信号を垂直同期分離器４０へ供給する
と共に時間基本発生器１００へも供給する。垂直同期分
離器４０は、垂直同期パルスを水平同期パルスから分離
し。

且つ垂直パルスをＤＭＡ同期回路６０へ供給する。

これらの垂直パルスは、同期回路６０によって使用され
てＤＭＡ制御器１６０を制御し、実際上、制御器１６０
に各垂直走査の開始を報告してそのデータを適宜に格納
することを可能とする。

同期分離器２０はスワンショット３０を駆動し、それは
ダイナミッククランプ及びＤＣ回復回路１０用のｒバッ
クポーチ（後部ポーチ）」タイミング信号を発生する。

ビデオ入力信号のこのバックポーチ部分は同期パルスの
直後であるがビデオ情報のオンセット即ち開始の前にお
ける平坦な部分である。（第３図参照）この期間中、ビ
デオ信号はブラックであることが既知であり、又セット
アツプが使用される場合には、ブラックより特定した量
下方へオフセットされていることが既知である。ワンシ
ョット３０からのバックポーチタイミング信号は、クラ
ンプ１０がアナログ信号１２の適宜の部分（バックポー
チ）を０ボルトＤＣにクランプすることを可能としてい
る。

同期分離器２０はワンショット３０へ信号を供給すると
同時に、それは時間基本発生器１００へ信号を供給する
。その応答として、時間基本発生器１００は、遅延され
ているが高度に正確に計時したパルスをフラッシュ変換
器７ｏへ供給して、アナログ・デジタル変換器７０が入
力されるアナログ信号をサンプルする時間を制御する。

配線２２上でのエツジの受け取りに続いて１画素選択レ
ジスタ１１０の内容によって決定される遅延と共に（マ
ルチプレクサ５０を制御するレジスタ１１０内のビット
を除いて）１時間基本発生暑はエツジを発生する。好適
実施例においては、エツジは±２　ｎ５ｅｃの精度を持
っており、且つ、配線１０３上に供給されると、サンプ
ルされるべき特定の画素を表す０時間基本発生器は、石
英結晶の精度によって決定される精度を持った完全にデ
ジタルの回路である。更に重要なことであるが、時間基
本発生器１００によって供給される信号の精度は、選択
レジスタ１１０の内容によって要求される時間遅れとは
独立的なものである。

一連のスイッチ、典型的にはＤＩＰスイッチ、がドライ
バ２００を介してバス２２０へ接続されている。このこ
とは１画素の位相及び開始画素位置をユーザが選択する
ことを可能としている。更に、これらのスイッチはデー
タ出力のフォーマット及び以下に説明する種々の画像向
上特徴部の付勢又は脱勢に関する制御を可能としている
。マイクロ制御器１５０はスイッチ１９０の位置を検知
し且つそれに応答して適宜の特徴を提供する。

メモリアドレスレジスタ１７０は、マイクロ制御器１５
０によってアクセスされるべきランダムアクセスメモリ
１８０内の次の位置のアドレスを格納する。これは、マ
イクロ制御器を、そうでないとすると所望である場合も
ある一層制限したワード幅で使用することを可能として
いる。

システム全体はマイクロ制御器、即ち好適実施例におい
てはＡＭＤのバイポーラ部品番号２９１１６、によって
制御される。１つ又はそれ以上のＦＲＯＭが画像処理用
ソフトウェアを格納している。マイクロ制御レジスタ１
２０は、ＦＲＯＭＩ４０内に格納されてるシステムのフ
ァームウェアからのワードを受け取る。これは、ファー
ムウェアＦＲＯＭ−マイクロ制御器結合の帯域幅（速度
）を改善する。条件コードマルチプレクサ１３０は。

ＦＲＯＭ１４０からレジスタ１２０へのデータのローデ
ィングを制御する。データがファームウェアによって決
定される態様で処理されると、それはプロッタにより使
用する為にインターフェースレジスタ２１０へ供給され
る。

時　基本　生　　４タイミング第３図は、（１）配線１２の１つの上の複合ビデオ入力
信号、（２）時間基本発生器１００へ配線２２上へ供給
された同期信号の１つのパルス、（３）フラッシュ変換
器７０へ配線１０３上に所望される出力信号、（４）時
間基本発生器へ供給される高速クロック信号ＦＣ１の典
型的な関係を示したタイミング線図である。時間基本発
生器１００は、同期信号２２に応答して、所望時間を後
に出力信号を発生する。第３図に示した如く、水平同期
信号に続いて、所望の出力信号は多くの高速クロック周
期を発生させることが可能である。重要なことであるが
、同期パルス入力信号２２又は所望の出力信号１０３の
何れかが高速クロックのエツジで発生することは極めて
起こり得ないことである。

その為に、高速クロック信号ＦＣは、それ自身、発生器
１０３のタイミングを信頼性を持って画素をサンプルす
る為に必要な精度で画定する為には不充分である。

時間基本発生器は、そのクロックとして高速クロック信
号を使用しているが、所望の出力信号を供給する為には
、水平同期信号が高速クロック信号に先立つ時間Ｔ工及
び出力信号が最後の直ぐ先行する高速クロック信号ＦＣ
に遅れねばならない時間遅れＴ２を決定せねばならない
、マイクロ制御器は、信号が遅延されるべき全時間ｔを
表す画素選択レジスタ１１０内にデータを格納する。全
時間ｔは、Ｔよの終端とＴ２の開始の間の高速クロック
周期数に、Ｔ１とＴ２とを加えたものである。

Ｔ１とＴ２との和は略確かに高速クロック周期の一部を
包含するので、高速クロック信号は所望の出力信号のタ
イミングを画定する為には充分に正確なものではない。

概念的には１時間基本発生器は、配線２２上で水平同期
パルスを検知し且つ、次の高速クロックパルスＮが到着
する迄の時間を測定する。この時間（Ｔ工）を所望の全
時間遅れ（ｔ）から減算することによって、その結果は
高速クロック周期の成る数及び残部を表す。所望の出力
信号を供給する為に１時間基本発生器は、完全なりロッ
クパルスの特定した数をカウントダウンし、且つ最後の
クロックパルスＰに続いて、付加的な時間Ｔ２待機し、
次いで配線１０３上に出力エツジを供給する。好適実施
例において、時間基本発生器は、単一のタップ付き遅延
線を使用して、Ｔ１を測定し且つＴ２を画定する。

時基　生回第４図は時間基本発生器１００の詳細な概略図である。

同期分離器２０（第２図参照）からの配線２２上の同期
（ｓｙｎｃ）信号はタップされた遅延線を包含する遅延
線モジュール３００へ供給される。

同時に、高速クロック信号ＦＣはレジスタ３１０（フェ
アチャイルド部品番号７４Ｆ３７４）へ供給される。同
期信号が受けとられる何れかのクロック周期の間に、そ
れは配線３６４によってレジスタ３１０を介して直ぐに
フリップフロップ３０５及び３０６へ転送されて、スタ
ート信号Ｓ１を発生する。同期信号が検知されると、遅
延線モジュール３００内のタップの各々が処理されて遅
延Ｔ１を決定し、それは、クロック信号ＦＣ（典型的に
３２ＭＨｚ）がレジスタ３１０によって受けとられる迄
同期信号のエツジに続いて経過する。

レジスタ３１０の内容は、高速クロックパルスＦＣがレ
ジスタ３１０によって受けとられる時にモジュール３０
０内の遅延線に沿ってのエツジの位置によって決定され
る。

好適実施例においては、遅延線上の各タップ間において
、第４図に示した集積回路が装着されているプリント回
路基板上に適宜の長さの鍍金したトレースによって１．
９５３１２５ｎｓｅｃの遅延が与えられる。この遅延線
を蛇行形状とすることにより、レジスタ３１０及び３８
０のピンは短いリードで離隔されたタップに接続するこ
とが可能である。勿論、他のタイプの遅延線を使用する
ことも可能である。各タロツク周期の間、高速クロック
信号はレジスッタ３１０内の各ビットをＯにリセッ１〜
する。水平同期パルスが受け取られると、それは遅延線
を下方へ伝播して、レジスタ３１０内の各ビットを前進
的に０から１ヘリセツトする。

次の高速クロックパルスが受け取られると、モジュール
３００内の遅延線に沿って同期パルスの位置に「スナッ
プショット」が取られる。該パルスが通過した各タップ
は、レジスタ３１０内のビットを１にリセットし、−労
咳パルスが未だ到着していないビットの全てはＯのまま
である。従って、配線３０４から上方へカウントすると
、レジスタ３１０内の一連のビットが１にリセットされ
、且つ全ての続くビットは０のままである０次のクロッ
クパルスの時に、該レジスタの内容はレジスタ３２０ヘ
クロック動作されて出される。配線３０４上に１が存在
することは、ブリップフロップ３０５及び３０６を介し
て、レジスタ３３０へ転送され、それはディスエーブル
される。この時迄、レジスタ３３０はレジスタ３１０の
内容及び水平同期パルスの不存在を表すゼロを繰り返し
ロードしている。同期パルスの時間に、レジスタ３１０
内に包含されているデータは保存され、レジスタ３３０
はディスエーブルされてそれが次の高速クロックパルス
によってＯにリセットされることを防止する。

フリップフロップ３０７は、同期信号がレジスタ３１０
ｂ迄伝播したか否かを検知する。該パルスがレジスタ３
１０ｂに到着していないと、フリップフロップ３０７は
レジスタ３２０ａの内容をレジスタ３３０内ヘクロック
動作により入れる。

該パルスが遅延線の後ろ半分に到着しており且つレジス
タ３１０ｂ内のビットの幾つかを１ヘクロック動作させ
ると、フリップフロップ３０７はレジスタ３２０ｂ内の
内容をレジスタ３３０内ヘラツチさせる。レジスタ３２
０の各々は又７４Ｆ３７４であり、一方レジスタ３２０
は７４Ｓ３７７である。同時に、それはレジスタ３２０
を駆動し、フリップフロップ３０７は水平同期パルスの
伝播遅れのデジタル値の最大桁ビット（ＭＳＢ）を表す
信号を、配線３０９を介して、加算器３４０へ供給する
。

フリップフロップ３０７への入力線と同様な態様で、配
線３１１の状態は、パルスがレジスタ３３ｏの半分を越
えて下方へ伝播したか否かを表す。

これは次のＭＳＢであり、且つ配線３１１はその情報を
加算器３４０及び２：１スイツチ３５０（７４Ｆ１５７
）へ供給する。スイッチ３５０の出力は、第２の２：１
スイツチを与えるゲート回路３５５へ供給される。配線
３５７の状態は、最小桁ビット（ＬＳＢ）を表しており
、一方配線３５６は第３のＭＳＢを表している。従って
、加算器３４０の端子Ａ１乃至Ａ４はＴ１を表す二進デ
ータを担持する。該ビットの各々は、加算器３４０　（
７４Ｆ２８３）へ供給される前に反転されており、加算
器３４０をしてそれらを配線ｐｘｏ−ＰＸａ上で特定さ
れる遅延から減算させる。

画素選択レジスタから、データは配線ｐｘｏ−ＰＸ１３
上に供給され、同期パルスとサンプルとの間の所望の遅
延ｔを表す。こ遅延は、サンプルした画素の水平位置を
決定する。配線ｐｘｏ−ｐｘ３上のデータは、高速クロ
ック周期の所望の一部を表しており、一方配線ＰＸ４−
ＰＸ１３上のデータは高速クロック周期の整数を表して
いる。

所望の時間遅延ｔの一体的部分は３個のフェアチャイル
ド７４Ｆ１６９部品から構成されるダウンカウンタ３６
０内にロードされる。加算器３４０によって実施される
減算から発生することのあるアンダーフローは、配線３
２２上をゲート回路３７５へ供給される。アンダーフロ
ーが発生すると、１個のクロック周期を配線ＰＸ４−Ｐ
Ｘ１３によってロードされる周期の整数から減算される
。回路３７５は、配線３２２の制御下にあり、ダウンカ
ウンタ信号が１だけ遅延されるか又は２カウント遅延さ
れるかｍ−ダウンカウントから１クロック周期削除する
ことが可能であることと等価−一を決定する。

アンダーフロー及びフリップフロップ３０８と共にダウ
ンカウンタからの出力の組合せを使用して、所望のクロ
ックパルス数に同期パルスが第１クロックパルスに先行
する時間、即ちｔ−Ｔ、（第３図参照）を加えた期間が
経過した時に出力信号Ｓ２を形成する。配線ＣＰＯ−Ｃ
ＰＳ上の減算の結果と結合して、Ｓ２を使用して所望の
遅延を形成することが可能である。ＣＰＯ−ＣＦ３上の
データはレジスッタ３８０ａ及び３８０ｂ内にロードさ
れ、且つ信号Ｓ２の補元が遅延線３００へ供給される。

４ビツトのＣＰＯ−ＣＦ２が遅延線３００上のタップの
１つ、即ち時間遅延Ｔ２（第３図参照）を選択する。レ
ジスタ３８０内にロードされた情報に関係して遅延線３
００へ供給される信号Ｓ２は、同期パルスの後の時間ｔ
に、配線３８１上のＡ／Ｄ変換出力パルスとなる。

配線３８１上のＡ／Ｄクロック信号は、信号Ｑ１４、バ
ックポーチ、及びフリップフロップ３０５からの信号と
関連してフリップフロップ３８３及び３８４へ供給され
る。その結果得られる出力は配！１０３上を供給される
フラッシュ変換器を駆動する。フリップフロップ３８３
及び３８４は、配線２２上に供給される同期信号がサン
プルクロック信号として解釈されることを防止し、且つ
同様に信号Ｓ２が同期信号として解釈されることを防止
する為の論理を提供する。フリップフロップ３８３及び
３８４からの出力信号はゲート３８５によってステップ
アップされて、レベルを変換器７０のエミッタ結合論理
（Ｅ　ＣＬ）を駆動するのに適した電圧へ上昇させる。

アナログマルチプレクサ第５図は、第２図にブロック図で示したアナログマルチ
プレクサ５０及び同期分離器２０の詳細な概略図である
。緑５０１、赤５０２．青５０３の入力端子が図面の左
側に沿って示されている。

オプションのジャンパ５０４．５０５．５０６は。

端子抵抗Ｒｔをビデオ入力端子の所望の１つへの接続を
可能とする。

各入力端子とフラッシュ変換器との間にスイッチ５１０
が設けられており、ビデオのマイクロ制御器からの赤、
緑、又は青の選択信号に応答して、フラッシュ変換器へ
の選択的な接続を可能としている。各スイッチ５１０は
４個のパワーＦＥＴデバイス５１１−５１４を有してい
る。これら４個のＦＥＴは、実際上、単一のＦＥＴとし
て機能すルカ、単一のＦＥＴが使用される場合にはフィ
ードスルー（ｆｅｅｄ−ｔｈｒｏｕｇｈ）の問題が解消
される。

各スイッチ５１０は直列接続されており、スイッチがオ
フの時には何時でも接地接続させることの可能なソース
を持った２個のＦＥＴ５１３及び５１４を有している。

これら３個のスイッチ５１０は相互接続されており、従
って何れか１つのチャンネルをターンオンさせると他の
２つのチャンネルがターンオフされる。例えば、青チャ
ンネルをターンオンさせることにより、ＦＥＴ５１３及
び５１４は導電性とされてノード５０３をノード５２２
へ接続させる。

同時に、緑チャンネル及び赤チャンネル上のこれらのス
イッチ内のＦＥＴ５１１及び５１２はターンオンされて
これら両方のチャンネルをターンオフさせる。好適実施
例においては１画素の垂直列をデジタル化するのに充分
な時間の間、成る１つのチャンネルが選択され、次いで
次のチャンネルが選択される。ＴＴＬから高レベルへの
インターフェースゲート５２３は１選択信号電位をＴＴ
ＬレベルからステップアップさせてパワーＦＥＴを駆動
する。

配線５２２上の信号はトランジスタ５３１（２Ｎ２３６
９）のベースへ供給されて、信号の利得及び反転を調節
する。トランジスタ５３１のコレクタは、反転した信号
を供給し、一方ボテンジオメータ５３６は利得調整を可
能とする。トランジスタ５３５は、クランプ回路に提供
されるインピーダンスを下げる為にエミッタホロワを与
えている。クランプ動作はトランジスタ５３２及びコン
デンサ５３３によって達成される。バックポーチ信号は
、トランジスタ５３２を駆動する為に使用され、実際的
に、タイミング情報を提供する。

鳳凰光１１第５図の上部に、高速同期分離器及びＤＣ回復回路２０
が示されている６図示したＤＣ回復回路は、ビデオ信号
に機能するトランジスタ５３２によって達成されるＤＣ
回復と対照的に、同期信号のレベルを回復すべく機能す
る。同期分離器は緑ビデオに接続されている。何故なら
ば、Ｒ８３４３明細は、同期信号は緑ビデオと共に包含
されるとしているからである。好適実施例においては、
同期分離器は１．ＯＶ　（同期５ｙｎｃは０．３Ｖのオ
ーダ）ビデオ入力信号を受け付け、且っ４ｖのオーダの
同期信号を供給する。

配線５４１上のビデオ信号は、１００Ω保護抵抗５４２
及びビデオ増幅器５４３、タイプ５９２増幅器を介して
通過する。次いで、同期パルスは２．２μＦコンデンサ
５４４を通過し、且つ第２図に図示した如く、配線２１
上のその他の回路へ供給される。同期信号はその様に少
ない数の部品を通過するだけであるから、それは数ナノ
秒遅延されるに過ぎず、従来の同期分離器と比較して著
しい利点を提供している。増幅器５４３は、全体°　　
的なビデオ信号を、同期パルスが下流のＴＴＬ回路を駆
動するのに充分であるレベル迄増幅する。

同時に、分離器２０を取り囲む回路の残部は、ＤＣ動作
点を移動させて、増幅器をして入力信号のビデオ部分を
制限させる。従って、入力信号がビデオに対して正であ
ると、増幅器は範囲過剰となり、出力は与えれない。入
力信号が同期パルスのレベル又はバックポーチレベルへ
降下して戻ると、出力信号が与えられる。

増幅器５４３は、配線５４１上で受け取られた信号と配
線５５２上に受け取られた信号との差異を増幅する。配
線５５２は、抵抗５４５を介して流れる電流の為に、通
常上方へいく傾向がある。

コンデンサ５４６を横断してターンオンされると。

ＦＥＴ５４７は配線５５２の電位をプルダウンして同期
パルスの抽出作業をイネーブルさせる。差動対５５４は
トランジスタ５４７を制御する為の低利得比較器として
機能する。これは、同期パルス先端をポテンシオメータ
５５５によって設定される適切な振幅に設定する。１，
０００Ω抵抗が対５５４を横断して接続されている。同
期分離器は同期パルスの最も負のレベルを検知し且つそ
の値をポテンシオメータ５５５によって設定されたレベ
ルと等しくさせるべく機能する。このポテンシオメータ
５５５を調節することによって、増幅器の動作範囲が制
御され、従って負方向同期パルスは増幅器のアンダーレ
ンジ即ち下限範囲を越えることはない。ポテンシオメー
タ５６９は同期出力のＡＣ振幅を制御し、全同期パルス
を増幅器の範囲内に維持する。増幅器５４３が配線５５
２と５４１との間の差異を増幅する場合、同期信号のみ
が増幅され、一方ビデオ信号は範囲を越えてオーバレン
ジとなる。

配線５５７上の増幅器出力信号は、適宜の振幅を持つが
、適切なレベルに位置されていない。トランジスタ５６
１と、コンデンサ５６２と、１００ｋＱ抵抗５６３と、
５１０抵抗５６４と、ダイオード５６５から構成されて
いるＤＣ回復回路が、同期信号を適切なレベルに回復し
、その際に水平同期信号は０ボルト及びその補元は４ボ
ルトに設定される。抵抗５６４は、増幅器出力をトラン
ジスタ５６１の容量から負荷を取り除いている。

配線５６７上の信号は配線５５７上の信号に対して正極
性であり、従って、配線５５７上の信号が降下すると、
配線５６７上の信号は上昇する９配線５６７上の信号が
上昇すると、それはクランプ用電界効果型トランジスタ
５６１をターンオンし、実際上、正フィードバックを与
える。

システムファームウェア第６図は、ランダムアクセスメモリ１８０（第２図参照
）内に格納されたデジタル化した画像又はその一部が、
プロッタを駆動する為にインターフェースレジスタ２１
０へ供給される前に、マイクロ制御器１５０によって更
に処理される態様を示したフローチャートである。マイ
クロ制御器１５０は、ＦＲＯＭ１４０内に格納されてい
るプログラムによって第６図で表されているプロセスを
実行する。

広い意味で説明すると、本ファームウェハは、グラフィ
ックス表示ターミナルからの赤、青、緑の画像を、シア
ン、マゼンタ、イエロー系へ変換する。次いで、ブラッ
ク即ち黒が導入され、変換の結果を正規化して、入力値
においては３つの色であったのに対して出力値において
は４つの色が存在することを調節する。次に、中間調の
デジタル形態（ディザ−処理とも呼称される）を各カラ
ーチャンネルに関して実行し、画像品質を改善すると共
に双レベルカラー表示装置で直接再生するのに適した画
像を形成する。各画素を２回ディザ−処理し、次いで各
ラインを２回ディザ−処理することによって、元の単一
画素の２×２拡大が起こり、より滑らかな色の遷移及び
より良く画定された画像を得ることを可能としている。

このプロセスは、画像が完了する迄、全体の画像に渡っ
てライン毎に繰り返して行う。

第６図に示したファームウェアの好適な実施形態に付い
て説明すると、プロセスはステップ６１０で開始され、
その点で本方式が活性化される。

本方式が活性化されると、初期化ステップ６１５が実行
されて、本方式を１番目の画像に対して準備する。誤差
テーブル、スレッシュホールドテーブル、カラールック
アップテーブルは各々形成され且つシステムメモリ内に
格納され、最初のＲＧＢカラーラインがランダムアクセ
スメモリバッファ内に格納される。（これらのテーブル
の機能に付いては以下に説明する。）初期値化の間、所
望数のスイッチレジスタ１９０がポールされてシステム
構成情報を提供する。スイッチレジスタは、２　ｎ５ｅ
ｃのオーダで非常に微細にインクリメントする画素幅、
スクリーン幅、スクリーン高さ、スクリーン上部余白、
スクリーン左余白、及び飽和した黒を使用すべきか否か
、及びその他の特徴事項を決定する為に設けることが可
能である。

次に、３個のデジタル化した８ビットＲＧＢ画素の各々
１つがステップ６２０で示した如く読み取られる。これ
ら３個の８ビツトデジタルワードは、Ｏから２５５の間
のアナログ信号レベルを反映しており、スクリーン上の
単一位置における赤、青、緑画素の各々の明暗度即ち強
度を表している。

勿論、公知のフレーム格納動作を行って、１つの大型の
ランダムアクセスメモリ内にスクリーン上の全ての画素
のデジタル値を格納することが可能である。低コストで
本方式を製造することが望まれる場合、ライン格納のみ
が設けられる。好適実施例においては、本方式は、スク
リーン上の画像から垂直方向にデータを採取し、且つ処
理は画素毎に行われる。このことは、現在入手可能な市
販されているプロッタを駆動するのに適切な速度を与え
る。

ステップ６２５で示した如＜、ＫＧＢ画素の明暗度に関
するデジタル情報は次に、初期値化のステップ中に形成
されたカラールックアップテーブルを使用して、シアン
、マゼンタ、イエロー色系へ変換される。同時に、ＣＭ
Ｙ色の明暗度が相関され（ガンマ補正と通常呼称される
）で、使用されるプロッタの明暗度レベル及びより少な
い範囲をＣＲＴの範囲と比較する。このプロセスは、加
色的ＲＧＢ系から減色的ＣＭＹ系へ画素を変換させる。

ステップ６３０において、ブラック即ち黒がカラーシス
テム即ち色系内に導入される。ブラックの明暗度は、シ
アン、マゼンタ、又はイエローの内で最も低い明暗度を
持ったものの明暗度に等しい。従って、ブラックの導入
により、ＣＭＹの内の１つの明暗度を、もしそれが既に
ゼロでなかった場合に、ゼロに減少させ、且つＣＭＹの
残りの２つの明暗度も減少させる。勿論、ＣＭＹの内の
１つが既にゼロの明暗度である場合には、ブラックは導
入されない。ブラックは必ずしも必要ではない、即ちこ
の変換はＣＭＹのみとすることも可能であるが、３色系
よりも一層柔軟性が与えられるのでブラックも加えられ
ている。（多くの従来のデジタル印字方式ではブラック
は使用していない。）ＣＭＹ減色空間において、チャン
ネル内のエネルギの成る量はブラックのエネルギと等し
い。

従って、ＣＭＹエネルギの成る量は相殺し、且つ、ブラ
ックを使用しない場合には、暗く霞んだ茶色のトーンと
なる。これを回避する為に、ブラックが使用されている
。

然し乍ら、この様にしてブラックを導入すると。

二重にカウントされることとなり、従って付加的な明暗
度が残りの２つの色に導入されて補償している。好適実
施例に゛おいては、残りの色に加えられるエキストラな
明暗度は、プロッタがシアン、マゼンタ、又はイエロー
のドツトをブラックドツト上に直接位置させる確率と等
しい。これが起ると、そのカラートッドはブラックによ
って隠されるので殆どその色を表すことない。従って、
残りの色は補償される。

色が正規化されると、中間調処理を包含するディザ−処
理がステップ６３５において実行される。

この点において、４色（ＣＭＹブラック）は分離されて
おり、且つディザ−処理は４つのチャンネルの各々に対
して別々に平行して実施される。印字されるべき用紙の
表面上の各位置において、ファームウェハは、与えられ
た色のドツトを位置させるべきか否かを決定せねばなら
ず、所望の色とプロッタが再生可能な色との間に略合ず
と言って良い程誤差が発生する０例えば、所望の色とし
ては、４８％イエローであるが、プロッタは０％か又は
１００％のイエローのみを提供する場合がある。（通常
、プロッタは、シアン、イエロー、マゼンタ、ブラック
、ホワイト、及びシアンとイエローとマゼンタの任意の
２つの組合せのみ再生することが可能であるに過ぎない
、）従って、与えられたドツトに対して、実際と所望の
色との間の誤差が発生する。

各チャンネル用の各位置において、色付きドツトを付け
るか否かの決定が行われて、所望の色値とプロッタが印
字可能な色との間の誤差を最小とする０本方式は誤差を
最小とするが、周囲の画素位置への伝播用にその誤差を
保存する。好適実施例においては、左から右、上から下
への走査とし、チャンネル当りの誤差の１／４を、プロ
ット中の画素の直ぐ右隣（東）の画素へ伝達させ、該誤
差の１／４をプロット中の画素の左下（南西）の画素へ
伝達させ、且つ該誤差値の残りの半分をプロット中の画
素の直下（南）の画素へ伝達させる。

勿論、その他の誤差伝播技術を使用することも可能であ
る。１／４及び１／２の選択は二進演算を簡単化させ、
一方伝播方向の選択は繰り返し処理の必要性を除去して
いる６画像の境界外側から伝播されるべき誤差値は無い
ので、ランダム値を使用して誤差項を初期値化し、次い
で画像の端部へ伝播される。

カラートッドを書くべきか否かの各チャンネルに対して
の選択は、変換６２５、正規化６３０、及び周囲の画素
からその画素へ持ち込まれる誤差値から得られる画素値
に対するスレッシュホールドテーブルの関係によって決
定される。好適実施例においては、画素へ伝播される誤
差は、特定の画素の北、北東、及び西に位置した画素か
ら発生するものである。

ファームウェアの好適実施例において、スレッシュホー
ルドに所望量のランダム性が導入されて、繰り返しパタ
ーンの発生を防止する一方１画像の劣化を回避している
０例えば、成るドツトがゼロ明暗度を表しており且つ完
全な明暗度（白紙）を表すドツトが無いものとし、且つ
特定の位置に対してのスレッシュホールドテーブルが１
４３下の画素値はドツトの付与を表し且つ１４４を越え
るスレッシュホールドはドツトを付与しないことを特定
するものとする。この場合、所望値の１３６はドツト（
エネルギ値０）となる、１３６　（Ｏが一所望される場
合にドツトが印字される）の誤差は伝播されるｍ−左側
の画素へは３４．下側の画素へは６８．及び左下の画素
へは３４．好適実施例において、２×２面積のドツトに
対して与えられたスレッシュホールドが使用され、次い
で次の２×２面積に対して異なった値へ変化される。こ
の爾後の走査ラインにおける２／２面積は、その前及び
次の走査ラインにおける面積と互い違いとされている。

この特徴は、繰り返しの錯乱的パターンを防止すること
によって従来の方式と比べて著しい利点を与えるもので
あり、特に合成画像において見られる様な一定のカラー
区域においてそのことが言える。誤差伝播技術と結合さ
れた、スレッシュホールドにおけるランダムな変化は、
従来のハードコピー、カラー高分解能ビデオにおいて著
しく改良した画像を得ることを可能としている。

ディザ−処理６３５が完了すると、ステップ６４０で示
した如く、画素がプロッタによってプロットされる（又
はプロットされない）、この点において、単一の赤、青
、緑の画素がデジタル化され且つプリンタによる単一ド
ツトとしてプロットされる。１実施例において、ブラッ
クドツトが所望される場合に、ブラック及び全てのカラ
ーをターンオンさせることによってより黒いブラックが
形成される。他の実施例においては１例えば、インクが
用紙上に流れ易い場合には、ブラックインクのみを使用
する。この特徴は飽和したブラックスイッチによって制
御される。

然し乍ら、知得したところに拠れば、原稿画像を拡大す
ることによって１画像品質を全体的に改善することが可
能であることが分かった。拡大された画像は、色と色と
の間に、より滑らかなロールオフを与え、一定のカラー
区域内における繰り返しパターンを破壊する為のランダ
ムなスレッシュホールド変化を導入することを可能とし
、且つその他の利点を与えている。単一の画素を２Ｘ２
のアレイに拡大する為に、各画素はステップ６４５で示
した如く２回ディザ−処理される０次いで。

ステップ６５０で示した如く１画像の各ラインが２回デ
ィザ−処理され、その際に単一の赤、緑、青の画素から
２×２へ拡大している。最後のラインが２回ディザ−処
理されると、その画像は終了し、プロセスは停止する。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明のカラー画像処理装置の好適実施例を示
した概略図、第２図は第１図に示したブロック７を更に
詳細に示したブロック図、第３図は第２図に示した時間
基本発生器１００の動作を説明するのに有用なタイミン
グ線図、第４図は時間基本発生器１００の更に詳細な説
明図、第５図は第２図のアナログマルチプレクサ５０及
び同期分離器２０さらに詳細に示した説明図、第６図は
システムファームウェアによって行われる全体的なプロ
セスを示したフローチャート図、である。（符号の説゛明）２：ホストＣＰＵ３：チャンネル制御器４：グラフィックス制御器５：ターミナル７：カラー画像プロセサ８：プロッタ（プリンタ）特許出願人　　　ベンソン、インコーポレイテッド図面の浄書（内容に変更なしンＦ７θｌＦＩＧ、　６

Claims

【特許請求の範囲】１、情報を再生する為の装置を制御する為に第１タイミ
ング信号を有するアナログビデオ情報をデジタルデータ
へ変換する方式において、該アナログビデオ情報を受け
取り且つそのサンプルをデジタルデータへ変換させるべ
く接続されている変換器手段、該第１タイミング信号を
受け取るべく接続されると共に該変換器が該ビデオ情報
を何時サンプルするかを制御する為に該変換器手段に接
続されている変換器制御手段、該変換器手段からのデジ
タルデータを格納する為に該変換器手段に接続されてい
る格納手段、該変換器制御手段に接続されると共に該格
納手段に接続されたマイクロコントローラ手段であって
該マイクロコントローラ手段内に格納したプログラムに
従って該格納手段内のデータを処理するマイクロコント
ローラ手段、該マイクロコントローラ手段に接続されて
おりそこから該処理データを受け取り且つそれを該情報
を再生する装置へ供給する為のインターフェース手段、
を有することを特徴とする方式。２、特許請求の範囲第１項において、該変換器が該変換
器制御手段からの第２タイミング信号に応答して該ビデ
オ情報をサンプルすることを特徴とする方式。３、特許請求の範囲第１項又は第２項において、該変換
器制御手段は、該第１タイミング信号を受け取り且つそ
れに応答して該第２タイミング信号を供給する時間ベー
ス発生器手段を有することを特徴とする方式。４、特許請求の範囲第３項において、該時間ベース発生
器手段は、該第１タイミング信号の受け取りと該第２タ
イミング信号の供給との間に特定した遅れを供給するこ
とを特徴とする方式。５、特許請求の範囲第４項において、該マイクロコント
ローラ手段は該時間ベース発生器手段に接続されており
、該時間ベース発生器手段に該特定した遅れを表すデー
タを与えることを特徴とする方式。６、特許請求の範囲第５項において、該時間ベース発生
器手段に接続されており且つ該マイクロコントローラ手
段からの該特定した遅れを表すデータを受け取るべく接
続された特定した遅れ格納手段が設けられており、前記
データを該時間ベース発生器手段へ供給することを特徴
とする方式。７、特許請求の範囲第１項乃至第６項の内の何れか１項
において、該変換器制御手段は、該アナログビデオ情報
及びそれとは別に該第１タイミング信号を受け取るべく
接続された同期分離手段を有していることを特徴とする
方式。８、特許請求の範囲第７項において、該同期分離手段が
、第１及び第２入力端子及び第１及び第２出力端子を持
っている増幅器であって該第１入力端子は複合ビデオ信
号を受け取るべく接続されており且つ該第１出力端子は
同期信号出力端子へ同期パルスを供給すべく接続されて
いる増幅器、該第２入力端子へ接続されている第１電位
源、共通接続された第１電極を持ったトランジスタの差
動対であって該第１出力端子へ接続した第２電極を持っ
た第１トランジスタと第２電位源へ接続した第２電極を
持った第２トランジスタとを具備するトランジスタ差動
対、該第２入力端子の電位を減少させる手段、を有して
おり、前記減少させる手段が該差動対へ接続されており
且つ該差動対の各々の第３電極からの制御信号に応答す
ることを特徴とする方式。９、特許請求の範囲第３項乃至第６項の内の何れか１項
において、該時間ベース発生器手段が、該入力端子へ接
続されており複数個のタップを持った第１遅延線、クロ
ック信号を受け取るべく接続されており且つ第１クロッ
ク信号が受けとられた時に該入力信号が伝播した遅延線
に沿っての距離を測定しその際に該入力信号の時間と該
第１クロック信号の時間との間に第１時間遅れの測定値
を表すデータを供給する為に該タップの各々に接続され
ている第１レジスタ手段、選択した時間のクロック周期
の一部を表すデータを受け取るべく接続されており且つ
第１時間遅れの測定値を表すデータを受け取るべく接続
されており該第１時間遅れを該選択した時間のクロック
周期の一部から減算してその際に第２時間遅れの測定を
表すデータを与える減算手段、クロック周期の整数を計
数する為に該クロック信号を受け取るべく接続されてお
り且つ出力信号が発生される前に該第２時間遅れのみが
残存している時に中間信号を供給する為に該減算手段に
接続されている計数手段、複数個のタップが設けられて
おり且つ該中間信号を受け取るべく接続されている第２
遅延線、該出力端子に接続されており該第２遅延線のタ
ップの各々に接続されており且つ該減算手段からのデー
タを受け取るべく接続されている第２レジスタ手段であ
って該第２遅延線のタップの１つを選択的に該出力端子
へ接続させその際に該中間信号に応答して出力信号を供
給する第２レジスタ手段、を有することを特徴とする方
式。１０、特許請求の範囲第１項乃至第９項の内の何れか１
項において、該アナログビデオ情報は３つの異なった色
の各々に対して１つづつの３チャンネルの情報を有して
いることを特徴とする方式。１１、特許請求の範囲第１０項において、該３つのチャ
ンネルの情報の各々を受け取り且つその１つを該変換器
手段へ供給すべく接続されたマルチプレクス手段を有し
ていることを特徴とする方式。１２、特許請求の範囲第１１項において、該マイクロコ
ントローラ手段が該マルチプレクス手段に接続されてお
り、該３つのチャンネルの情報のどれを該変換器手段へ
供給するかを制御することを特徴とする方式。１３、特許請求の範囲第１２項において、該マルチプレ
クス手段に接続されており且つ該マイクロコントローラ
手段に応答して該所望のチャンネルの情報を表すデータ
を格納することを特徴とするレジスタ手段を有している
ことを特徴とする方式。１４、特許請求の範囲第１１項乃至第１３項の内の何れ
か１項において、該マルチプレクス手段からのビデオ情
報を受け取るべく接続されており且つそれを該変換器手
段へ供給する為に所望のレベルへ該ビデオ情報の電位を
設定する為に該変換器手段へ接続されているクランプ手
段を有していることを特徴とする方式。１５、特許請求の範囲第１項乃至第１４項の内の何れか
１項において、該マイクロコントローラ手段は、マイク
ロコントローラ、及び該格納されたプログラムを格納す
る為のリードオンリーメモリ手段を有することを特徴と
する方式。１６、特許請求の範囲第１項乃至第１５項の内の何れか
１項において、該格納手段に格納されたデータは、加色
的３色系の各色の明暗度のデジタル表示を有しているこ
とを特徴とする方式。１７、特許請求の範囲第１６項において、該マイクロコ
ントローラ手段は、該格納手段からのデータを処理して
それを加色的３色系から減色的３色系へ変換することを
特徴とする方式。１８、特許請求の範囲第１７項において、該減色系が黒
を有していることを特徴とする方式。１９、特許請求の範囲第１６項乃至第１８項の内の何れ
か１項において、該マイクロコントローラ手段によって
行われる処理を制御する為に複数個のスイッチが該マイ
クロコントローラ手段に接続されていることを特徴とす
る方式。２０、第１の３色系から第２の３色系及び黒へ画素を変
換する方法において、該画素の３色の各々の明暗度の測
定値を供給し、該第１の３色系の明暗度の測定値と該第
２の３色系の所望の明暗度との間の所望の関係を定義す
る色ルックアップテーブルを発生し、該第１の３色系の
測定した明暗度を該色ルックアップテーブルを使用して
該第２の３色系の所望の明暗度へ変換し、該第２の３色
系の最小の明暗度を持った色の明暗度を黒のその同じ明
暗度で置換し、該第２の３色系の残りの２つの色の各々
から黒の明暗度を越えない量の明暗度を除去する、こと
を特徴とする方法。２１、特許請求の範囲第２０項において、該除去するス
テップにおいて、該２つの残りの色の各々から黒の明暗
度に等しい量の明暗度を除去し、該２つの残りの色に明
暗度を付加してその際に該色及び黒の各々に対しての特
定した明暗度を創造することを特徴とする方法。２２、特許請求の範囲第２０項又は第２１項において、
双レベル表示装置を制御する為に該色及び黒の各々の特
定した明暗度を使用するステップを有することを特徴と
する方法。２３、特許請求の範囲第２２項において、該表示装置が
制限された複数個の色を印字することの可能なプロッタ
を有していることを特徴とする方法。２４、特許請求の範囲第２３項において、該使用するス
テップにおいて、該プロッタが該制限された複数個の色
の適宜の１つを印字する個所での各色及び黒に対しての
スレッシュホールド明暗度を画定するスレッショホール
ドテーブルを発生し、該第２の色系の各色及び黒の得ら
れる明暗度を該スレッシュホールドテーブルからのスレ
ッシュホールド明暗度と比較し、その色又は黒の特定し
た明暗度が該スレッシュホールド明暗度と画定した関係
にある場合に該色又は黒の適宜の１つを印字する、こと
を特徴とする方法。２５、特許請求の範囲第２４項において、該比較するス
テップの後に、制限された複数個の色内の１つの色の明
暗度とその色の特定された明暗度との間の差異に等しい
各色及び黒に対しての誤差値を計算し、その色の特定し
た明暗度におけるこの誤差値を少なくとも１つの近くの
位置に包含させることを特徴とする方法。２６、特許請求の範囲第２５項において、該包含させる
ステップにおいて、該誤差値を幾つかの近くの位置の間
で分割させることを特徴とする方法。２７、特許請求の範囲第２４項乃至第２６項の内の何れ
か１項において、該発生するステップにおいて、所望の
量の無秩序性を該スレッショホールドテーブル内に導入
することを特徴とする方法。２８、特許請求の範囲第２２項乃至第２７項の内の何れ
か１項において、該使用するステップを各特定した明暗
度に対して複数回繰り返すことを特徴とする方法。２９、複合ビデオ信号から同期信号を分離すると共に同
期信号出力端子へ供給する回路において、第１及び第２
入力端子及び第１及び第２出力端子を持っており該第１
入力端子は該複合ビデオ信号を受け取るべく接続されて
おり且つ該第１出力端子は同期パルスを同期信号出力端
子へ供給すべく接続されている増幅器、該第２入力端子
へ接続されている第１電位源、共通接続した第１電極を
持ったトランジスタの差動対であって該第１出力端子へ
接続された第２電極を扱った第１トランジスタ及び第２
電位源へ接続された第２電極を持った第２トランジスタ
を具備するトランジスタの差動対、該第２入力端子の電
位を減少させる手段であって該差動対に接続されており
且つ該差動対の各々の第３電極からの制御信号に応答す
る減少させる手段、を有することを特徴とする回路。３０、特許請求の範囲第２９項において、該第２入力端
子の電位を減少させる手段が、該第１電位源よりも低い
電位の第３電位源、該増幅器の第２入力端子へ接続され
た電極と該第３電位源へ接続されると共に該第２トラン
ジスタの第３電極へ接続された第２電極と該第１トラン
ジスタの第３電極へ接続された第３電極とを持ったスイ
ッチングトランジスタ、を有することを特徴とする回路
。３１、特許請求の範囲第３０項において、該スイッチン
グトランジスタは、電界効果トランジスタを有しており
、且つ該第３電極はそのゲートを有していることを特徴
とする回路。３２、特許請求の範囲第３０項又は第３１項において、
該スイッチングトランジスタの第２電極はソースを有し
ていることを特徴とする回路。３３、特許請求の範囲第２９項乃至第３２項の内の何れ
か１項において、該第１及び第２トランジスタの各々は
ＰＮＰトランジスタを有していることを特徴とする回路
。３４、特許請求の範囲第３３項において、該第１及び第
２トランジスタの各々の第１電極はエミッタを有してい
ることを特徴とする回路。３５、特許請求の範囲第３４項において、該第１及び第
２トランジスタの各々の第２電極はベースを有している
ことを特徴とする回路。３６、特許請求の範囲第３５項において、該第１及び第
２トランジスタの各々の第３電極はコレクタを有してお
り、且つ抵抗が該第１及び第２トランジスタのコレクタ
間に接続されていることを特徴とする回路。３７、特許請求の範囲第２９項乃至第３６項の内の何れ
か１項において、該増幅器の第１出力端子と該同期信号
出力端子との間に第１コンデンサが接続されていること
を特徴とする回路。３８、特許請求の範囲第３２項において、該電界効果ト
ランジスタのソースとドレインとの間に第２コンデンサ
が接続されていることを特徴とする回路。３９、特許請求の範囲第３３項において、該増幅器の第
１出力端子に接続された所望の電位へ同期信号の直流レ
ベルを設定する手段を有することを特徴とする回路。４０、特許請求の範囲第３９項において、該直流レベル
を設定する手段が、第４電位源、該第４電位源よりも高
い電位の第５電位源、該増幅器の第１出力端子へ接続し
た第１電極と該第５電位源へ接続した第２電極と該第４
電位源へ接続した第３電極とを持ったスイッチングトラ
ンジスタ、を有することを特徴とする回路。４１、特許請求の範囲第４０項において、該増幅器の第
２出力端子が該第２スイッチングトランジスタの第３電
極に接続されていることを特徴とする回路。４２、特許請求の範囲第４１項において、該第２スイッ
チングトランジスタは電界効果トランジスタを有してお
り、且つ該第３電極は該電界効果トランジスタのゲート
を有していることを特徴とする回路。４３、特許請求の範囲第４２項において、該増幅器の第
２出力端子と該第２スイッチングトランジスタの第３電
極との間に第３コンデンサ及び抵抗を直列的に接続した
ことを特徴とする回路。４４、特許請求の範囲第４３項において、該第３及び第
４電位源は同じ電位源であり、且つ該第５電位源は接地
電位であることを特徴とする回路。４５、クロック周期を持ったクロック信号によって制御
される回路であって入力端子で入力信号を受け取った後
にクロック周期の整数及びクロック周期の一部を有する
選択した時間に該クロック周期よりも高精度で出力端子
に出力信号を発生する回路において、該入力端子に接続
されており且つ複数個のタップを持った第１遅延線、該
クロック信号を受け取るべく接続されており且つ第１ク
ロック信号が受け取られた時に該第１入力信号が伝播し
た該遅延線に沿っての距離を測定しその際に該入力信号
の時間と該第１クロック信号の時間との間の第１時間遅
れの測定値を表すデータを供給すべく該タップの各々に
接続されている第１レジスタ手段、該選択した時間のク
ロック周期の一部を表すデータを受け取るべく接続され
ており且つ該第１時間遅れの測定値を表すデータを受け
取るべく接続されており該選択した時間のクロック周期
の一部から該第１時間遅れを減算してその際に第２時間
遅れの測定値を表すデータを供給する減算手段、クロッ
ク周期の整数を計数する為に該クロック信号を受け取る
べく接続されており且つ該減算手段に接続されていて該
出力信号が発生される前に該第２時間遅れのみが残存す
る時に中間信号を供給する計数手段、複数個のタップを
持っており且つ該中間信号を受け取るべく接続されてい
る第２遅延線、該出力端子に接続されており該第２遅延
線のタップの各々に接続されており且つ該減算手段から
のデータを受け取るべく接続されている第２レジスタ手
段であって該第２遅延線のタップの１つを該出力端子に
選択的に接続してその際に該中間信号に応答して出力信
号を供給する第２レジスタ手段、を有することを特徴と
する回路。４６、特許請求の範囲第４５項において、該第１及び第
２遅延線は同じ遅延線を有していることを特徴とする回
路。４７、特許請求の範囲第４６項において、該遅延線は延
長された金属線を有しており且つ該タップは所定の間隔
でのそれへの接続部を有していることを特徴とする回路
。４８、特許請求の範囲第４５項乃至第４７項の内の何れ
か１項において、該第１レジスタ手段は、該第１遅延線
上のタップに接続された第１レジスタ組、該第１レジス
タ組に接続されており且つ入力パルスが該第１レジスタ
組に沿って半分を越えて伝播したか否かを検知する為に
該減算手段に接続されている共にそれに応答して該減算
手段に最大桁ビットを供給する第１検知手段、を有する
ことを特徴とする回路。４９、特許請求の範囲第４８項において、該最大桁ビッ
トを受け取るべく接続されており且つそれに応答して該
第１レジスタ組の前半又は広範の１つからデータを第２
レジスタへ転送する第１データ転送手段を有しているこ
とを特徴とする回路。５０、特許請求の範囲第４９項において、入力パルスが
該第２レジスタに沿って半分を越えて伝播したか否かを
検知すると共にそれに応答して次の最大桁ビットを設定
する第２検知手段を有することを特徴とする回路。５１、特許請求の範囲第５０項において、前記第２レジ
スタに接続されており該入力パルスの位置を検知すると
共にそれに応答して該第１時間遅れを表すデータの残り
のビットを設定する手段を有することを特徴とする回路
。５２、特許請求の範囲第５１項において、該検知する手
段が少なくとも１個の２：１スイッチ手段を有している
ことを特徴とする回路。５３、特許請求の範囲第第４５項乃至第５２項の内の何
れか１項において、該減算手段に接続されており且つ該
選択した時間を表すデータを格納する計数手段へ接続さ
れている時間遅延選択レジスタ手段を有することを特徴
とする回路。５４、特許請求の範囲第５３項において、該時間遅れ選
択レジスタ手段の一連のより小さくなる桁ビットが該減
算手段に接続されていることを特徴とする回路。５５、特許請求の範囲第５３項又は第５４項において、
該時間遅れ選択レジスタ手段の一連の最大桁ビットが該
計数手段へ接続されていることを特徴とする回路。５６、特許請求の範囲第５５項において、該減算手段か
らの出力信号が該計数手段へ供給されて、該第１時間遅
れが該第２時間遅れよりも大きい場合には該クロック周
期の整数の１つを除去することを特徴とする回路。５７、特許請求の範囲第５６項において、該減算手段は
加算器を有しており、且つ該第１時間遅れを表すデータ
は該減算手段へ供給される前に反転されることを特徴と
する回路。５８、特許請求の範囲第５７項において、該計数手段が
少なくとも１個のダウンカウンタを有していることを特
徴とする回路。