JPS61287096A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS61287096A JPS61287096A JP60127346A JP12734685A JPS61287096A JP S61287096 A JPS61287096 A JP S61287096A JP 60127346 A JP60127346 A JP 60127346A JP 12734685 A JP12734685 A JP 12734685A JP S61287096 A JPS61287096 A JP S61287096A
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- bit line
- sense amplifier
- potential
- inverse
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一半導体基板上に集積された１トランジス
タ型ダイナミックランダムアクセスメモリに関し、特に
ビット線のプリチャージ電位を電源電位のおおむね７と
する回路構成のセンスアンプ回路に関する。
タ型ダイナミックランダムアクセスメモリに関し、特に
ビット線のプリチャージ電位を電源電位のおおむね７と
する回路構成のセンスアンプ回路に関する。
従来、この種のセンスアンプ回路は、メモリが非活性時
はビット線が前サイクルの読出しデータもしくは書込み
データを保持するように動作し。
はビット線が前サイクルの読出しデータもしくは書込み
データを保持するように動作し。
メモリが活性化されるとはじめにビット線対を導通させ
て等電位とする動作（以下、プリチャージ動作と称す）
を行ない、その電位をおおむね電源電位の壺とした後、
ワード線を活性化しメモリセルの情報を読出すように動
作するものである。
て等電位とする動作（以下、プリチャージ動作と称す）
を行ない、その電位をおおむね電源電位の壺とした後、
ワード線を活性化しメモリセルの情報を読出すように動
作するものである。
第３図は従来用いられているセンスアンプ回路の一例を
示す回路図、第４図は第３図に示した回路の動作波形を
示す図である。
示す回路図、第４図は第３図に示した回路の動作波形を
示す図である。
以下の説明において電源電位をＶｃｃ、接地電位をＧＮ
Ｄとし、信号はすべて高電位としてＶｃｃ、低電位とし
てＧＮＤを電位としてもつものとする。また、Ｐチャン
ネルトランジスタのしきい値電圧をＶｔｐ、Ｎチャンネ
ルトランジスタのしきい値電圧をｖ−ｒＩ４とし、共に
エンハンスメント型トランジスタであるとする。第３図
においては説明の簡略化のため通常は１つのセンスアン
プに複数個接続されているメモリセルおよび１つのセン
スアンプ駆動回路に複数個接続されているセンスアンプ
が各４１回路ずつ示されている。
Ｄとし、信号はすべて高電位としてＶｃｃ、低電位とし
てＧＮＤを電位としてもつものとする。また、Ｐチャン
ネルトランジスタのしきい値電圧をＶｔｐ、Ｎチャンネ
ルトランジスタのしきい値電圧をｖ−ｒＩ４とし、共に
エンハンスメント型トランジスタであるとする。第３図
においては説明の簡略化のため通常は１つのセンスアン
プに複数個接続されているメモリセルおよび１つのセン
スアンプ駆動回路に複数個接続されているセンスアンプ
が各４１回路ずつ示されている。
センスアンプ１１は、ＰチャンネルＭＯ３）ランジスタ
０１１Ｐｅ Ｑ１２Ｆで構成されたＰチャンネルレフリ
ップフロップと、ＮチャンネルトランジスタＱｌｌ Ｎ
＋ ９１２ Ｎで構成されたＮチャンネルフリップフロ
ップと、ＮチャンネルトランジスタＱ１３Ｎで構成され
たビット線対の導通回路により構成されている。センス
アンプ駆動回路１２は、各々センスアンプ１１のＰチャ
ンネルフリップフロップおよびＮチャンネルフリップフ
ロップを駆動するＰチャンネルＭＯ５）ランジスタＱＩ
ＳＦおよびＮチャンネルＭＯ５）ランジスタＱｔｙｓと
、Ｐチャンネルレフリップフロップの共通接続されたソ
ースＦｉ１ｔとＮチャンネルフリップフロップの共通接
続されたソースＮ１２どの間の導通回路であるＮチャン
ネルトランジスタＱｔｒｓｐｓからなる。メモリセルア
レイ１３は、ワード線ＷＬＩをゲート電位とするＮチャ
ンネルトランジスタ０１４ＮによりメモリセルＣ１ｓが
ビット線Ｄ１に接続されるように構成されてｌ、Ｎる。
０１１Ｐｅ Ｑ１２Ｆで構成されたＰチャンネルレフリ
ップフロップと、ＮチャンネルトランジスタＱｌｌ Ｎ
＋ ９１２ Ｎで構成されたＮチャンネルフリップフロ
ップと、ＮチャンネルトランジスタＱ１３Ｎで構成され
たビット線対の導通回路により構成されている。センス
アンプ駆動回路１２は、各々センスアンプ１１のＰチャ
ンネルフリップフロップおよびＮチャンネルフリップフ
ロップを駆動するＰチャンネルＭＯ５）ランジスタＱＩ
ＳＦおよびＮチャンネルＭＯ５）ランジスタＱｔｙｓと
、Ｐチャンネルレフリップフロップの共通接続されたソ
ースＦｉ１ｔとＮチャンネルフリップフロップの共通接
続されたソースＮ１２どの間の導通回路であるＮチャン
ネルトランジスタＱｔｒｓｐｓからなる。メモリセルア
レイ１３は、ワード線ＷＬＩをゲート電位とするＮチャ
ンネルトランジスタ０１４ＮによりメモリセルＣ１ｓが
ビット線Ｄ１に接続されるように構成されてｌ、Ｎる。
次に第３図に示したセンスアンプ回路の動作を第４図を
参照して説明する。はじめにメモリが非活性状態にある
時、信号φ１１ ＋φ１２およびワード線−Ｌｌの電位
はＧＮＤ 、信号Ｔπの電位はＶｃｃとなっている。ビ
ット線対ＤＩ 、 ＤＩの電位は前のサイクルで決まる
電位であり、ここではビット線ＤＩの電位はＧＮＤ 、
ビット線面の電位はＶｃｃとする。メモリが活性化され
るとはじめに信号φ１２、φ１２の電位が時刻ｔ１にそ
れぞれＶｃｃ、 ＧＮＤとなり、Ｐチャンネルトランジ
スタＱ＋ｓｐおよびＮチャンネルトランジスタ９１７Ｎ
がオフ状態となる０次に信号φ１１の電位が時刻ｔ２に
ＶｃｃとなるとＮチャンネルトランジスタＱ１３Ｎおよ
びＱｔ６ｓはオン状態となり、ビット線ＤＩ 、 ＤＩ
および節点Ｎｌｆ ｔ Ｎ１２は各々導通する。導通
後のピッＩ［Ｄｌ、ＤＩの電位は。
参照して説明する。はじめにメモリが非活性状態にある
時、信号φ１１ ＋φ１２およびワード線−Ｌｌの電位
はＧＮＤ 、信号Ｔπの電位はＶｃｃとなっている。ビ
ット線対ＤＩ 、 ＤＩの電位は前のサイクルで決まる
電位であり、ここではビット線ＤＩの電位はＧＮＤ 、
ビット線面の電位はＶｃｃとする。メモリが活性化され
るとはじめに信号φ１２、φ１２の電位が時刻ｔ１にそ
れぞれＶｃｃ、 ＧＮＤとなり、Ｐチャンネルトランジ
スタＱ＋ｓｐおよびＮチャンネルトランジスタ９１７Ｎ
がオフ状態となる０次に信号φ１１の電位が時刻ｔ２に
ＶｃｃとなるとＮチャンネルトランジスタＱ１３Ｎおよ
びＱｔ６ｓはオン状態となり、ビット線ＤＩ 、 ＤＩ
および節点Ｎｌｆ ｔ Ｎ１２は各々導通する。導通
後のピッＩ［Ｄｌ、ＤＩの電位は。
ビット線ＤＩ 、 ］５Ｔのもつ容量の大部分がメモリ
セルとの導通手段として設けられたトランジスタの拡散
層容量によって占められており、かつ拡散層容Ｖｃｃ
＋ ＧＮＤ 量は印加電圧に対し非線形であるために ２よりやや
低い電位になる。また、導通された後の節点Ｎ１１およ
び８１２の電位は節点Ｎｌ！および節点８１２のもつ容
量により決定されるが、節点Ｎ１１および８１２のもつ
容にも、ビット線対ＤＩ 、 ＤＩと同様その大部分が
フリップフロップの共通ソースの拡散層容量であり、か
つＰチャンネルトランジスタのβが通常Ｎチャンネルト
ランジスタのβより低いので、Ｐチャンネルトランジス
タＱｏ ＰＩ Ｑ１０ ｐの方がＮチャンネルトランジ
スタ０１１Ｎ＋ Ｑ１２Ｎより寸法が大きく、従って拡
散層容量も大きくなるＶｃｃ ＋ ０８口 ために、その電位は 。 よりやや高い電位になる
。ここで、節点Ｎ１１ 、 Ｎ１２の電位がビット線
対ＤＩ 、 ＤＴの電位よりしきい値電圧Ｖ？Ｐ以上高
いとＰチャンネルトランジスタＱ１ｔ ＰＩ Ｑ１０
ｐで構成されたＰチャンネルプリップフロップが活性化
状態となり、ビット線Ｄｉ 、 Ｄｉの差電位を増幅す
るように動作する。従って、ビット線対ＤＩ 、 ＤＩ
の電位はＮチャンネルトランジスタＱ１３Ｎにより導通
され、同電位に近づこうとするが、センスアンプ１１の
Ｐチャンネルフリッププロップが動作状態となっている
間は、その微小電位差を解消することができない１節点
［１１ｅ ｗｔｚおよびビット線対ＤＩ 、 ＤＩの
電位差がＰチャンネルフリップフロップに流れる電流に
よりしきい値電圧Ｖｔｐ以下になると、Ｐチャンネルフ
リップフロップはオフ状態となりビット線対ＤＩ 、
Ｉ５Ｔの微小電位差が解消される。従って、信号φ８、
の電位がＶｅｃとなってから、ビット線対ＤＩ 、 Ｄ
Ｉの電位差がなくなるまでの時間は、センスアンプ１１
のＰチャンネルフリップフロップによりひきのばされる
ことになる。以降のセンスアンプの動作は公知のように
信号φ１１の電位がＧＮＤになりワード線１１１ＬＩの
電位がＶｃｃとなるとメモリセルｃｔＳがＮチャンネル
トランジスタＱ１ａｓを介してビット線ＤＩと導通し、
ビット線対Ｉ）ｌ 、 Ｄｉの電位差はビット線Ｄ１の
電位および容量とメモリセルＣ１５の容量および蓄えら
れてｌ、％た電位により°決まる値となる。信号φ１２
および篩の電位が時刻ｔ３にそれぞれＧＮＤおよびＶｅ
ｃとなるとセンスアンプ１１のＰチャンネルフリップフ
ロップとＮチャンネルフリップフロップが活性化され、
ビット線０１．！５Ｔ間の電位差を差動増幅し、メモリ
セルＣｔＳに蓄えられた信号が読出される。
セルとの導通手段として設けられたトランジスタの拡散
層容量によって占められており、かつ拡散層容Ｖｃｃ
＋ ＧＮＤ 量は印加電圧に対し非線形であるために ２よりやや
低い電位になる。また、導通された後の節点Ｎ１１およ
び８１２の電位は節点Ｎｌ！および節点８１２のもつ容
量により決定されるが、節点Ｎ１１および８１２のもつ
容にも、ビット線対ＤＩ 、 ＤＩと同様その大部分が
フリップフロップの共通ソースの拡散層容量であり、か
つＰチャンネルトランジスタのβが通常Ｎチャンネルト
ランジスタのβより低いので、Ｐチャンネルトランジス
タＱｏ ＰＩ Ｑ１０ ｐの方がＮチャンネルトランジ
スタ０１１Ｎ＋ Ｑ１２Ｎより寸法が大きく、従って拡
散層容量も大きくなるＶｃｃ ＋ ０８口 ために、その電位は 。 よりやや高い電位になる
。ここで、節点Ｎ１１ 、 Ｎ１２の電位がビット線
対ＤＩ 、 ＤＴの電位よりしきい値電圧Ｖ？Ｐ以上高
いとＰチャンネルトランジスタＱ１ｔ ＰＩ Ｑ１０
ｐで構成されたＰチャンネルプリップフロップが活性化
状態となり、ビット線Ｄｉ 、 Ｄｉの差電位を増幅す
るように動作する。従って、ビット線対ＤＩ 、 ＤＩ
の電位はＮチャンネルトランジスタＱ１３Ｎにより導通
され、同電位に近づこうとするが、センスアンプ１１の
Ｐチャンネルフリッププロップが動作状態となっている
間は、その微小電位差を解消することができない１節点
［１１ｅ ｗｔｚおよびビット線対ＤＩ 、 ＤＩの
電位差がＰチャンネルフリップフロップに流れる電流に
よりしきい値電圧Ｖｔｐ以下になると、Ｐチャンネルフ
リップフロップはオフ状態となりビット線対ＤＩ 、
Ｉ５Ｔの微小電位差が解消される。従って、信号φ８、
の電位がＶｅｃとなってから、ビット線対ＤＩ 、 Ｄ
Ｉの電位差がなくなるまでの時間は、センスアンプ１１
のＰチャンネルフリップフロップによりひきのばされる
ことになる。以降のセンスアンプの動作は公知のように
信号φ１１の電位がＧＮＤになりワード線１１１ＬＩの
電位がＶｃｃとなるとメモリセルｃｔＳがＮチャンネル
トランジスタＱ１ａｓを介してビット線ＤＩと導通し、
ビット線対Ｉ）ｌ 、 Ｄｉの電位差はビット線Ｄ１の
電位および容量とメモリセルＣ１５の容量および蓄えら
れてｌ、％た電位により°決まる値となる。信号φ１２
および篩の電位が時刻ｔ３にそれぞれＧＮＤおよびＶｅ
ｃとなるとセンスアンプ１１のＰチャンネルフリップフ
ロップとＮチャンネルフリップフロップが活性化され、
ビット線０１．！５Ｔ間の電位差を差動増幅し、メモリ
セルＣｔＳに蓄えられた信号が読出される。
上述したセンスアンプ回路では、センスアンプ１１に含
まれるフリップフロップ回路の共通接続されたソースの
電位とビット線対ＤＩ 、 ０１間の電位差が動作速度
の遅れもしくは感度の低下をひき起こしていた。
まれるフリップフロップ回路の共通接続されたソースの
電位とビット線対ＤＩ 、 ０１間の電位差が動作速度
の遅れもしくは感度の低下をひき起こしていた。
本発明の目的は上述した従来のセンスアンプの回路動作
のうち、高速な動作を実現する上での妨げとなるプリチ
ャージ動作時のビット線対間の微小電位差が解消するの
に要する時間を短縮したセンスアンプ回路を提供するこ
とにある。
のうち、高速な動作を実現する上での妨げとなるプリチ
ャージ動作時のビット線対間の微小電位差が解消するの
に要する時間を短縮したセンスアンプ回路を提供するこ
とにある。
本発明のセンスアンプ回路は、Ｐチャンネルフリップフ
ロップとＮチャンネルフリップフロップの共通接続され
たソースとビット線対間に信号で制御される導通手段を
備えたことを特徴とする。
ロップとＮチャンネルフリップフロップの共通接続され
たソースとビット線対間に信号で制御される導通手段を
備えたことを特徴とする。
したがって、節点Ｎ１□、Ｎ１２およびビット線ＤＩ
、 ＤＩは、ゲート電位がＶｃｃである導通手段により
、フリップフロップを介することなく導通され、短時間
にビット線対ＤＩ 、 り１間の電位差が解消される。
、 ＤＩは、ゲート電位がＶｃｃである導通手段により
、フリップフロップを介することなく導通され、短時間
にビット線対ＤＩ 、 り１間の電位差が解消される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のセンスアンプ回路の一実施例の回路図
、第２図は第１図に示す回路の動作波形図である。
、第２図は第１図に示す回路の動作波形図である。
本実施例のセンスアンプ回路は、第３図の従来例のセン
スアンプ回路と、センスアンプＩＩＡがＮチャンネルト
ランジスタ０１８Ｎ＊ Ｑ１９Ｎで構成され、ビット線
対ＤＩ 、 Ｄｌとフリップフロップの共通ソースとの
間の導通手段を備えた点が異なる。
スアンプ回路と、センスアンプＩＩＡがＮチャンネルト
ランジスタ０１８Ｎ＊ Ｑ１９Ｎで構成され、ビット線
対ＤＩ 、 Ｄｌとフリップフロップの共通ソースとの
間の導通手段を備えた点が異なる。
次に、本実施例の動作をＷＳ２図を参照して説明する。
はじめにメモリが非活性の時は信号φ、２、φ１１およ
びワード線孔１の電位はＧＮＤ 、 ＠号Ｔπの電位は
Ｖｃｃとなっている。ビット線対ＤＩ 、 ＤＩの電位
は前のサイクルで決まる電位であり、ここでは第３図の
場合と同様にビット線ＤＩおよび■の電位がそれぞれＧ
ＮＤおよびＶｃｃになっているとする。メモリが活性化
されると、時刻１１に信号φ１□および石の電位がそれ
ぞれＶｃｃおよびＧＮＤとなる。続いて信号φ１１の電
位が時刻ｔ４にＶｃｃとなるとＮチャンネルトランジス
タｑｔ３ｓがビット線対ＤＩ 。
びワード線孔１の電位はＧＮＤ 、 ＠号Ｔπの電位は
Ｖｃｃとなっている。ビット線対ＤＩ 、 ＤＩの電位
は前のサイクルで決まる電位であり、ここでは第３図の
場合と同様にビット線ＤＩおよび■の電位がそれぞれＧ
ＮＤおよびＶｃｃになっているとする。メモリが活性化
されると、時刻１１に信号φ１□および石の電位がそれ
ぞれＶｃｃおよびＧＮＤとなる。続いて信号φ１１の電
位が時刻ｔ４にＶｃｃとなるとＮチャンネルトランジス
タｑｔ３ｓがビット線対ＤＩ 。
■を導通し、ＮチャンネルトランジスタＱｔａｓ＊Ｑ１
９Ｎがビット線ＤＩおよび酊と節点Ｎ□２を導通し、Ｎ
チャンネルトランジスタＱｔｓｓが節点！１ｔｉを導通
する。
９Ｎがビット線ＤＩおよび酊と節点Ｎ□２を導通し、Ｎ
チャンネルトランジスタＱｔｓｓが節点！１ｔｉを導通
する。
よって、節点Ｎｌｌ ＋ Ｎ１２およびビット線ＤＩ
、 ＤＩは、ゲート電位がＶｃｃであるＮチャンネル
トランジスタＱ１３ＮＩＱ□８Ｎ＋ Ｑｉ９Ｎにより、
フリップフロップを介することなく導通され、短時間に
ビット線ＤＩ 、 ０１間の電位差が解消される。以降
の回路動作は第３図に示した従来例と同様である。
、 ＤＩは、ゲート電位がＶｃｃであるＮチャンネル
トランジスタＱ１３ＮＩＱ□８Ｎ＋ Ｑｉ９Ｎにより、
フリップフロップを介することなく導通され、短時間に
ビット線ＤＩ 、 ０１間の電位差が解消される。以降
の回路動作は第３図に示した従来例と同様である。
以上説明したように本発明は、Ｐチャンネルフリップフ
ロップとＮチャンネルフリップフロップの共通接続され
たソースとビット線対間に信号で制御される導通手段を
看ナス、−〉ζ上器１ 箱−■でビット線間の電位差を
解消することが可能であり、高速で動作するｌトランジ
スタダイナミックメモリを実現できる効果がある。
ロップとＮチャンネルフリップフロップの共通接続され
たソースとビット線対間に信号で制御される導通手段を
看ナス、−〉ζ上器１ 箱−■でビット線間の電位差を
解消することが可能であり、高速で動作するｌトランジ
スタダイナミックメモリを実現できる効果がある。
第１図は本発明によるセンスアンプ回路の一実施例の回
路図、第２図は第１図の回路の動作波形図、第３図は従
来用いられているセンスアンプ回路の回路図、第４図は
第３図の回路の動作波形図である。 １１Ａ・・・センスアンプ。 １２・・・センスアンプ駆動回路、 １３・・・メモリセルアレイ、 Ｑ１８ＮＩ Ｑ１９Ｎ・・・Ｎチャンネルトランジスタ
（導通手段）。 特許出願人 日本電気株式会社 ｊｆ５２図 第４図
路図、第２図は第１図の回路の動作波形図、第３図は従
来用いられているセンスアンプ回路の回路図、第４図は
第３図の回路の動作波形図である。 １１Ａ・・・センスアンプ。 １２・・・センスアンプ駆動回路、 １３・・・メモリセルアレイ、 Ｑ１８ＮＩ Ｑ１９Ｎ・・・Ｎチャンネルトランジスタ
（導通手段）。 特許出願人 日本電気株式会社 ｊｆ５２図 第４図
Claims (1)
- １ トランジスタ型ダイナミックランダムアクセスメモ
リに用いられるセンスアンプ回路において、Ｐチャンネ
ルトランジスタにより構成されたフリップフロップ回路
とＮチャンネルトランジスタにより構成されたフリップ
フロップの共通ソースとビット線対間に、信号で制御さ
れる導通手段を備えたことを特徴とするセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127346A JPS61287096A (ja) | 1985-06-12 | 1985-06-12 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127346A JPS61287096A (ja) | 1985-06-12 | 1985-06-12 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287096A true JPS61287096A (ja) | 1986-12-17 |
Family
ID=14957652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127346A Pending JPS61287096A (ja) | 1985-06-12 | 1985-06-12 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287096A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
-
1985
- 1985-06-12 JP JP60127346A patent/JPS61287096A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
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