JPS61286942A

JPS61286942A - メモリ素子アクセスコントロ−ラ

Info

Publication number: JPS61286942A
Application number: JP12870085A
Authority: JP
Inventors: Satoru Kuroda; 哲黒田
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-06-13
Filing date: 1985-06-13
Publication date: 1986-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ　）等のメモリ素子から記憶されたデータを読み出さ
せるためのメモリ素子アクセスコントローラに関する。

（従来の技術）従来から、各種メモリ素子をコンピュータの記憶媒体と
して用いることが一般に行なわれており、コンピュータ
は必要に応じて上記メモリ素子に記憶されたデータを読
み出すようになっている。

そして、一般にメモリ素子からのデータの読み出しは、
コンピュータの演算処理、あるいはデータ処理等の動作
を妨げないようにコンピュータの動作中に設定されるリ
ードサイクル中に行なわれなければならないようになっ
ている。

（発明が解決しようとする問題点）ところで、近年５ンビユータ”の処理速度は飛躍的に高
速化しており、コンピュータの動作速度に比して、メモ
リ素子のアクセスタイムが遅い場合が往々にして生ずる
。

そのため、動作速度の速いコンピュータが、例えば′漢
字ＲＯＭ等のアクセスタイムの遅いメモリ素子からデー
タを読み込む場合に、このコンピュータのリードサイク
ル中に上記データが確定しないため、上記メモリ素子か
らの出ツノデータが確定するまでこのコンピュータに待
ち時間を設定せねばならないという問題が発生する。

また、コンピュータがメモリ素子から直接にデータを読
み込む場合には、このコンピュータ内にデータ読み込み
用のメモリ空間を酸シブなければならず好ましくなかっ
た。

（問題点を解決するための手段）本発明は、上述の如き実情に鑑みてなされたものであり
、コンピュータ等のホスト機器側の動作を停滞させるこ
となく、かつホスト機器側のメモリ空間の占有を最、単
眼にすることができるようなメモリ素子アクセスコント
ローラを提供することを目的とする。

そして、本発明は、この目的を達成するために、メモリ
素子アクセスコントローラを第１図に示す如く、メモリ
素子１に記憶されたデータを読み出させるためのアドレ
スを指定するアドレス指定回路２と、このアドレス指定
回路２にて指定されたアドレスから読み出されたデータ
を保持するデータレジスタ３と、ホス１へ機器４からの
指令に基づいて上記アドレス指定回路２とデータレジス
タ３に動作を指令する指令回路５と、上記ホスト機器４
と共通な基準クロックに基づいて上記アドレス指定回路
２とデータレジスタ３を駆動させるタイミングパルスを
発生するタイミング制御回路６とを備えて構成したこと
を特徴とする。

（作　用）上述の如き構成のメモリ素子アクセスコントローラにお
いて、メモリ素子１からのデータの読み出しはホスト機
器４がメモリ素子１とは関係のない処理を行なっている
時に行なわれめる。そして、比較的小容量づつ読み出さ
れたデータは−Ｈデータレジスタ３に保持された後、ホ
スト機器４からの読み込み指令に応じて適宜出力される
。

テ（実　施　例）以下、本発明に係る好適な実施例を第１図ないし第８図
を用いて詳細に説明する。

本実施例は、ホスト機器４のＭＰＵ（Ｍｉｃｒ。

Ｐｒｏｃｅｓｓｅｒ　　Ｌｌｎｉｔ　）　７カラ指令を
受Ｇｔ　Ｔ、上記メモリ素子１であるＲＯＭ１から漢字
のパターンデータを読み出させるＲＯＭアクセスコント
ローラ１０に関するものである。

このＲＯＭアクセスコントローラ（以下「コン］・ロー
ラ」という）１０には、上記ＭＰｔＪ７から、読出し指
令信号Ｓ１、漢字指定信号Ｓ２及び２ＭＨ２の基準クロ
ックＰ１等が供給され、これら各信号に基づきスキャン
アドレス信号Ｓａ１区指定信号Ｓ３及び点指定信号８４
等を上記ＲＯＭＩに供給するようになっている。

一方、このＲＯＭ１は上記コント０−ラ１０にて指定さ
れた漢字のパターンデータＤを、同じくコントローラ１
０にて指定されたスキャンアドレスから順次読・み出し
、コントローラ１０に供給する。そして、このコントロ
ーラ１０は、供給されたパターンデータＤを一旦保持し
た後、上記ＭＰＬＩ７からの指令に応じて上記パターン
データＤをこのＭＰＵ７に供給するようになっている。

また、上記ＲＯＭＩは、各１メガビツトのマスクＲＯＭ
３個から構成されており、このＲＯＭＩには日本工業規
格（Ｊ　Ｉｓ）　Ｃ６２２６（情報変換用漢字符号系）
に基づき４３４７個の漢字のパターンデータが記憶され
ている。さらに、各漢字のパターンデータは、第３図に
示す如＜　１６ｘ　２４ドツトの文字エリアを８ドツト
×１２ドツトづつの４単位（第１象限〜第４象限）に分
割された状態で収納されている。

そして、本実施例に係るコントローラ１Ｇは、このよう
な態様で記憶収納された各漢字のパターンデータを各象
限と、４ビツトのスキャンアドレスＡＯ，ＡＩ、Ａ２．
Ａ３とを各々指定することにより８ビツト（１バイト）
づつ順次読み出すものである。

なお、上記コントローラ１０による各象限の指定は、第
４図に示す如く各１ビツトのエリア指定信号Ａａ、Ａ５
により行なわれる。すなわち、第４図に示す如く、これ
ら各エリア指定信号［Ａ４゜Ａ５］が（０，０）（１：
き第２象限、（１，０）のとき第１象限、（０，１）の
とき第３象限、（１，１）のとき第４象限が各々指定さ
れるようになっている。

また、上記ＲＯＭＩに記憶された各漢字を指定する漢字
指定信号Ｓ２は、各漢字の「区」と「点」の各アドレス
データを特定することによりＲＯＭ１内のいずれかの漢
字を指定するようになっている。ここで、上記「区」と
はＪ　Ｉ　Ｓ　、　Ｃ６２２６にて定義される如く２バ
イト符号系の中で、第１バイトによって区別される漢字
の集合をいい、「点」とは、−の「区」の中で第２バイ
トによって区別される個々の漢字をいうものである。

このようなＲＯＭ１から漢字のパターンデータを読み出
す場合について第５図を用いて説明すると、先ず上記Ｍ
ＰＵ７が後述するように上記コントローラ１０に設けら
れた区レジスタ１３にＪＩＳ。

Ｃ６２２Ｇの第１バイトをセットしくＭＰＵ処理２）続
いて点レジスタ１４にＪ　Ｉ　Ｓ　、　Ｃ６２２６の第
２バイトをセットする（ＭＰＵ処理３）。

次に、コントローラ１０は、ＭＰＵ７によるこれらの処
理ｒ２Ｊ、ｒ３Ｊが終了するとコントローラ処理「１」
を実行する。寸なわら、上記区レジスタ１３、及び点レ
ジスタ１４にて指定されたＲＯＭ１の第３図に示す如き
文字エリアから、先ず第２象限の１バイト目（スキャン
アドレス「０ＯＯＯＪ　）及び第１象限の１バイト目を
読み出させて前記データレジスタ３に保持する。

一方、このようなコントローラ処理「１」を行なってい
る間に、上記ＭＰＬＩ７はコントローラ１０とは関係の
ない処理動作（ＭＰｔＪ処理１）を行なう。なお、この
間に、Ｍ　Ｐ　ＬＪ　７がＭＰｔＪ処理「１」を行なう
必要がない場合には、ＭＰＵ　７は、少なくともコント
ローラ１０がコントローラ処理「１」を実行し終わる時
間だけラフ１−ウェアループを形成してコントローラ処
理「１」の終了を持つ。

次に、上記ＭＰＵ７は、上記データレジスタ３に保持さ
れた２バイトのパターンデータを読み込み（ＭＰＵ処理
５．６）、他のメモリエリアに書ｉき込む処理等を行な
う（ＭＰＵ処理４）。

以下、ＭＰＵ７及びコントローラ１０は、順次同様な処
理を行ないＲＯＭ１の文字エリア内における第２象限及
び第１象限の２バイト目から１２バイト目までのパター
ンデータを読み出す（コントローラ処理１〜１２）。

次にコントローラ１０は、コントロール処理「１３」に
て、文字エリア中における未使用エリアＵＡを読み飛ば
すとともに、第３．第４象限の１バイト目（スキャンア
ドレス［０ＯＯＯＪ　）を読み出し、データレジスタ３
に保持させる。

以下、コントローラ１０は、ＭＰｔＪ７からアクセスさ
れるたびにＲＯＭ１から新しいパターンデータを読み出
す。そして、コントローラ１０がコントローラ処理「２
４」を実行し、ＭＰＵ７が最後のパターンデータ、すな
わち、文字エリア中の第４象限の１２バイト目を読み込
んだ段階で漢字−文字分のパターンデータのホスト機鼎
４への読み込みが終了する。

また、上記コントローラ１０は、第６図に示す如く構成
されている。

このコントローラ１０は、指令回路５である第１のデコ
ーダ１１と、アドレス指定回路２と、データレジスタ３
と、タイミング回路６と、ＲＯＭ選択回路１２、及び前
記区レジスタ１３、点レジスタ１４から構成されている
。

なお、この区レジスタ１３と点レジスタ１４は、上記Ｍ
ＰＵ７から見て出力ボート１５を構成し、上記データレ
ジスタ３は入力ボートを構成する。また、上記データレ
ジスタ３は、上位データレジスタ１Ｇと下位データレジ
スタ１７とから成り、本実施例においては、これら各レ
ジスタ１６．１７、及び上記区。

点レジスタ１３．１４には各々ラッチ回路が用いられて
いる。

一方、本実施例において、上記区レジスタ１３及び点レ
ジスタ１４には、前記ＭＰＵ７から「区」データ、及び
「点」データを表わす漢字指定信号Ｓ２が各々供給され
、これら各レジスタ１３．１４は、供給された漢字指定
信号Ｓ２を各々保持するようになっている。そして、保
持された漢字指定信号Ｓ２は、前記第１のデコーダ１１
から、これら各レジスタ１３．１４に供給される指令化
ＱＣ１，Ｃ２に応じて区１点指定信号８３．８４として
前記ＲＯＭ１に供給され、このＲＯＭ１内の漢字を特定
する。なお、上記第１のデコーダ１１には、上記ＭＰＵ
７から読出し指令信号Ｓ１が供給され、このデコーダ１
１は、この読出し指令信号Ｓ１に基づいて、各種指令信
号Ｃ１，Ｃ２，Ｃ３，Ｃ４を上記区。

点レジスタ１３．１４および上位、下位データレジスタ
１６．１７に供給するようになっている。

また、本実施例において、前記アドレス指定回路２は、
前記スキャンアドレス信号３ａを出力する第１のカウン
タ２０と、前記エリア指定信号Ａ４゜Ａ５を各々出力す
る第１．第２の７リツプフロツブ回路２１．２２、及び
ゲート回路２３等から構成されており、これら第１のカ
ウンタ２０及び各フリップフロップ回路２１．２２は上
記第１のデコーダ１１から点レジスタ１４に供給される
指令信号Ｃ２にてクリアされる。

また、前記タイミング回路６は、第２のカウンタ２４及
び第２のデコーダ２５等から構成されており、この第２
のカウンタ２４は上記第１のデコーダ１１から点レジス
タ１４に供給される指令信号ｃ２にてクリアされる。さ
らに、このカウンタ２４には、前記ＭＰＵ７から基準ク
ロックＰ１が供給され、このカウンタＰ１は、この基準
クロックＰ１にてインクリメントされる。

また、本実施例において、前記ＲＯＭ選択回路１２とし
ては、第３のデコーダ２６が用いられている。

そして、この第３のデコーダ２６は、上記点レジスタ１
４から供給される点指定信号Ｓ４に応じて前記ＲＯＭ１
を構成する３つのＲＯＭ、Ｒ１，Ｒ２゜Ｒ３のうちのい
ずれかを選択する信＠ＣＥＰ。

ＣＦ２．０Ｅ３を上記ＲＯＭ１に供給する。なお、この
ＲＯＭ１！択回路１２は、上記タイミング回路６の第２
のデコーダ２５の出力するイネーブル信号Ｓ５が論理“
Ｏ″の時に、いずれかのＲＯＭ、Ｒ＋。

Ｒ２，Ｒ３を選択するようになっている。

上述の如き構成のコントローラ１０において、上記第２
のカウンタ２４は、供給される第７図（Ａ）、第８図（
Ａ）に示す如き基準クロックＰ１を計数して第７図（Ｂ
）、第８図（Ｂ）に示す如く２バイトのパターンデータ
を読み出す期間中論理“１″の第１のカウンタ出力＄６
を出力し、上記第１のカウンタ２０に供給してこのカウ
ンタ２Ｇをインクリメントすることによりスキャンアド
レスをカウントアツプする。

また、この第１のカウンタ出力Ｓ６は、上記第２のフリ
ップフロップ回路２２に供給されて、これをクリアする
。

ここで、この第２のフリップフロップ回路２２、・及び
前記第１のフリップフロップ回路２１の貴定出力は、前
記エリア指定信号Ａ４．Ａ５として上記ＲＯＭ１に供給
される。

第７図（Ｃ）、第８図（Ｃ）に示す如き、エリア指定信
号Ａ４を出力する上記第１のフリップフロップ回路２１
は、ＲＯＭＩの文字エリアにおける第２．第１染限を読
み出す期間中論理“Ｏ”であり、第３．第４象限を読み
出す期間中論理“１”となる。すなわち、この第１のフ
リップフロップ回路２１は、上記第１のカウンタ２０が
インクリメントされ、このカウンタ２０の各出力端子Ｑ
　Ａ　Ｉ　Ｑ　ａ　＊Ｑｃ、Ｑｏからパラレルに出力さ
れるスキャンアドレスＡｏ、Ａ１．Ａ２．Ａ３が「０，
０，１．’ＩＪとなったとき、すなわち、文字エリアに
おける第２゜第１象限の第１２バイト目を指定し終えた
とぎにセットされて論理゛０”から論理“１”になる。

一方、第７図（Ｄ）、第８図（Ｄ）に示す如き上記第２
のフリップフロップ回路２２は、前記第２のデコーダ２
５から出力される第７図（Ｅ）、第８図（Ｅ）に示す如
きデコード出力Ｓ７にてセットされる。そして、このデ
コード出力Ｓ７は、文字エリアにおける第２象限あるい
は第３象限を読み出し終えた段階で出力される。よって
、これら第１、第２のフリップフロップ回路２１．２２
の出力するエリア指定信号Ａ４．Ａ５の組み合わせによ
りＲＯＭＩ中の文字エリアにおける第１ないし第４象限
のすべてが指定される。

また、上述の如く読出しアドレスが指定されたＲＯＭＩ
は、第７図（Ｇ）、第８図（Ｇ）に示す如く、上記タイ
ミング回路６の第２のデコーダ２５から出力される第７
図（Ｆ）、第８図（Ｆ）に示す如き前記イネーブル信号
Ｓ５が出力された後、すなわち、論理１１１１１から論
理１１０　Ｉ＋になった後、さらに６００［ｎ５ａｃ　
］経過後に１バイトのパターンデータＤを読み出す。

そして、上記イネーブル信号Ｓ５が出力されてから、１
０００　［ｎ５ｅｃ　］経過した後、上記第２のデコー
ダ２５から前記上位データレジスタ１６及び下位データ
レジスタ１７に第７図（Ｈ）、（１）、第８図（Ｈ）、
（１）に各々示す如きラッチ信号Ｓ８゜８９が供給され
る。これにより、上記ＲＯＭ１から出力されるパターン
データＤは上記上位データレジスタ１６及び下位データ
レジスタ１７に各々ラッチされる。なお、上記イネーブ
ル信号Ｓ５は、本実施例において、約５００　［ｎ５ｅ
ｃ　］程度の期間論理“１”となっており、この期間は
上記ＲＯＭ１を非選択状態として次のデータ読み出しの
準備をさせるようになっている。

そして、一旦上記各データレジスタ１６．１７に保持さ
れたパターンデータＤは、第７図（Ｊ）。

（Ｋ）、第８図（Ｊ）、（Ｋ）に示す如く前記第１のデ
コーダ１１を介してＭＰＬＪ７から適宜供給される読込
み指令信号Ｃ３，Ｃ４に応じて第７図（Ｌ）、（Ｍ）、
第８図（Ｌ）、（Ｍ）に示す如く読み出されて上記ＭＰ
Ｕ７に供給される。

なお、第７図（Ｇ）、（Ｌ）、（Ｍ）、第８図（Ｇ）、
（Ｌ）、（Ｍ）における各パターンデータ中の添字は、
読み出されたパターンデータの記憶されていた象限と、
何バイト目かを示すものであり、例えば［ｄ　２１　Ｊ
とは、第２象限の第１バイト目のパターンデータを示す
ものである。

上述の如き構成のコントローラ１０によれば、ＭＰ（Ｊ
７からの指令に応じてＲＯＭＩから２バイトづつのパタ
ーンデータＤを逐次読み出させることができる。

また、第７図（Ｎ）、（０）、第８図（Ｎ）。

（０）は、前記デコーダ１１から出力されて区レジスタ
１３と点レジスタ１４に各々供給される指令信号ＣＩ、
Ｃ２を各々示す。

（発明の効果）上述の説明から明らかなように、本発明によれば、コン
トローラ１０とホスト機器との各処理の並行処理が可能
となるために、ＲＯＭ等のメモリ素子からデータを読み
出す為のロスタイムをなくすことができる。

また、データレジスタとアドレス指定回路のメモリ空間
しか占有しないため、ホスト機器側のメモリ空間も少な
くてすむ。

【図面の簡単な説明】第１図は本発明の基本的構成を示す特徴図、第２図は本
発明を適用した実施例の構成を概略的に示すブロック図
、第３図はＲＯＭ内への漢字のデータパターンを模式的
に示す図、第４図は同じくＲＯＭ内の文字エリアを模式
的に示す図、第５図は第２図に示した実施例の動作状態
を示すタイミングチャート、第６図は本実施例に係るＲ
ＯＭアクセスコントローラの具体的構成を示すブロック
図−１第７図及び第８図は第６図に示したＲＯＭアクセ
スコント０−ラの動作状態を各々示すタイミングチャー
トであり、第７図は第１．第２象限の読み出し時の動作
状態を示し、第８図は第３．第４象限の読み出し時の動
作状態を示す。１・・・メモリ素子（ＲＯＭ）、２・・・アドレス指定回路、３・・・データレジスタ、
４・・・ホスト機器、５・・・指令回路、６・・・タイ
ミング回路、７・・・マイクロプロセッサユニット。才　１　図

Claims

【特許請求の範囲】　メモリ素子に記憶されたデータを読み出させるための
アドレスを指定するアドレス指定回路と、このアドレス
指定回路にて指定されたアドレスから読み出されたデー
タを保持するデータレジスタと、ホスト機器からの指令に基づいて上記アドレス指定回路
とデータレジスタに動作を指令する指令回路と、上記ホスト機器と共通な基準クロックに基づいて上記ア
ドレス指定回路とデータレジスタを駆動させるタイミン
グパルスを発生するタイミング制御回路とを備えたこと
を特徴とするメモリ素子アクセスコントローラ。