JPS6128586B2

JPS6128586B2 -

Info

Publication number: JPS6128586B2
Application number: JP53015444A
Authority: JP
Inventors: Shunji Irie; Kenji Yoneda; Masaaki Nakazato
Original assignee: Hitachi Ltd; Hitachi Elevator Service Co Ltd
Current assignee: Hitachi Ltd; Hitachi Elevator Service Co Ltd
Priority date: 1978-02-15
Filing date: 1978-02-15
Publication date: 1986-07-01
Also published as: JPS54108335A

Description

【発明の詳細な説明】本発明は、エレベータ制御装置に係り、特に、
管理制御装置によつて制御される複数台のエレベ
ータを有する並設エレベータに好適な故障検出回
路を備えた並設エレベータ制御装置に関するもの
である。

故障検出回路を備えた並設エレベータ制御装置
は、既に、特開昭49−126054号公報に提案されて
いる。第１図は、上記公報によつて提案されてい
る並設エレベータ制御装置のブロツク図である。
この構成は、乗客がエレベータを呼ぶときの乗場
呼び手段１（以下ホール呼びと称す。）、この信号
を直列化器２を通して、管理制御装置３に入力
し、この管理制御装置３において、各エレベータ
１４，１５，１６に、禁止信号INHIBIT―Ａ，
INHIBIT―Ｂ，INHIBIT―Ｃを発生させ、各エ
レベータをホール呼びに応答させるようにしてい
る。このエレベータ制御装置は、管理制御装置の
電源故障のように、禁止信号INHIBIT―Ａ等が
低レベル“Ｌ”（以下“Ｌ”と略す）となるよう
な故障に対しては、ホール呼びに個別に応答がで
き、エレベータのサービスが不能になることは回
避できる。しかし、禁止信号INHIBIT―Ａ等
が、高レベル“Ｈ”（以下“Ｈ”と略す）となる
ような故障、例えば、禁止信号用論理ゲートの故
障に対しては、何の対策もされなく、全てのエレ
ベータに禁止信号が供給され、ホール呼びに個別
に応答することができなくなる。

また、管理制御装置３から禁止信号を各エレベ
ータに送信して、ホール呼びに対してエレベータ
を割り付けているため、例えば、禁止信号
INHIBIT―Ａを送信する回路だけが禁止信号
INHIBIT―Ａを“Ｌ”なるように故障したとす
ると、エレベータ１４は管理制御装置３によつて
管理されていなくても、ホール呼びに対しては応
答し、継続運転することになる。従つて故障して
いるにもかかわらず、その故障の発見が非常に遅
れる可能性があり、システムの信頼性が低下して
いた。

さらに、このエレベータ制御装置においては、
管理制御装置３の故障によつてすべての禁止信号
が“Ｌ”になつたとすると、各エレベータ１４，
１５，１６は管理制御装置３と切り離されて、ホ
ール呼びとかご呼びによつて運転するわけである
が、各エレベータ１４，１５，１６の運転状態は
無秩序となり、ある階には全つたくエレベータが
停止しなくなる可能性がある。また、ホール呼び
１が故障した場合の対策が何もないので、管理制
御装置３の故障後のエレベータサービスは非常に
低下する。

本発明の目的は、管理制御装置に対する故障検
出精度を向上し、かつ当該故障時であつても高い
サービス性能を実現することにより、並設エレベ
ータの信頼性の向上を図ることができるエレベー
タ制御装置を提供するにある。

上記目的を達成するための本発明の特徴とする
ところは、管理制御装置内に同期的な信号を発生
する手段を設け、各エレベータ運転制御装置側で
この同期信号の有無を用いて管理制御装置側の故
障を個別に検出すると共に、第２図に示す通り、
２組のホール呼び登録装置H₁，H₂からのホール
呼び信号を夫々運転制御装置C₁，C₃を介して管
理制御装置Ｍに伝送し、又残りの運転制御装置
C₂にはホール呼び信号を入力しない構成とし、
前記個別に管理制御装置側の故障検出した結果に
基づき、ホール呼び信号を入力している運転制御
装置C₁，C₃はそれらのホール呼びに応じて、ホ
ール呼び信号を入力してない運転制御装置C₂は
予め決められた各階床運転を行なうように構成し
たところにある。

以下、本発明の実施例を図面により説明する。
第２図は、本発明のエレベータ制御装置の全体の
ブロツク図である。少なくともホール呼びの割付
け処理を行なう管理制御装置Ｍ（以下Ｍ部と称
す）と、複数台のエレベータ運転制御装置C₁，
C₂，C₃と、各階からのホール呼び登録装置H₁，
H₂と、各エレベータの情報をＭ部に伝送するデ
ータラインDLC₁，DLC₂，DLC₃、さらに、Ｍ部
から各エレベータに制御信号を伝送するデータラ
インDLA₁，DLA₂，DLA₃、各エレベータに共通
の信号を伝送するデーターラインDLBより構成
している。Ｍ部をマイクロコンピユーターで構成
している。このＭ部で周期的信号を発生して、各
エレベータ運転制御装置C₁，C₂，C₃にデーター
ラインDLA₁，DLA₂，DLA₃、およびDLBを通し
て伝送し、エレベータ運転制御装置C₁，C₂，C₃
毎に設けられた故障検出回路で、Ｍ部の故障検出
を行ない、故障であると判断すれば、データーラ
インDLA₁〜DLA₃，DLBの信号を無効にし、例
えば、ホールの乗客に対するサービスとしては、
ホール呼び登録装置H₁，H₂が接続されているエ
レベータはホール呼びで、ホール呼び登録装置の
ないエレベータはロビー階ドア開待機とか、かご
呼びなしであつても、各階運転制御をする等の対
応制御を行なう。このように、Ｍ部が故障したと
きでも、乗客のサービス向上を計つている。

また、Ｍ部の故障検出を複数台のエレベータ運
転制御装置毎に設けた故障検出回路で行なうよう
に構成したことにより、Ｍ部の故障検出精度を向
上させている。さらに、故障検出回路自身が故障
した場合、例えば、エレベータ運転制御装置C₁
の故障検出回路が故障してサービス不能になつた
としても、他のエレベータはＭ部の制御で正常な
サービスが可能であり、従来技術のように禁止信
号送信回路自身の故障によつて全台のエレベータ
がサービス不能になるようなことは回避できる。

さらにまた、Ｍ部がいつたん故障して再び正常
になつた場合においても、Ｍ部の周期信号を、エ
レベータ運転制御装置C₁，C₂，C₃内の故障検出
回路で判断しているので、容易に自動復帰機能を
設けることができ、効果的である。

以下、各ブロツク毎に詳細な説明をする。第３
図は、故障検出回路を含むエレベータ運転制御装
置のブロツク図である。データラインDLAは、
データ受信回路３１と故障検出回路３２に入力さ
れ、正常なデータ信号DLAのみをエレベータ運
転制御回路３５に伝送する。また、データライン
DLBは、データ受信回路３３と、故障検出回路
３２に入力され、データ受信回路３３からは、正
常なデータ信号DLB―Ｌをエレベータ運転制御
回路３５に送るとともに、各エレベータの同期を
取るための同期合せパルス発生回路３４に入力し
ている。さらに、同期合せパルス発生回路３４
は、高速周期の同期パルスHSFR―Ｐと、低速周
期の同期パルスLSFR―Ｐを走査パルス発生回路
３８に入力している。走査パルス発生回路３８に
は、発振回路３６から一定周期のパルスCK₁が入
力されており、このパルスを分周してＭ部と同期
のとれた同期パルスと、Ｍ部と非同期のチエツク
パルスをエレベータ運転制御回路３５に入力して
いる。また、故障検出回路３２では、Ｍ部からの
同期的な信号があるか否かの判断をする静的故障
検出と同時に、その同期的な信号が所定の範囲に
あるかを判断する動的故障検出を行ない。Ｍ部の
故障を検出したときには、Ｍ部故障信号を
データ受信回路３１および３３に入力し、エレベ
ータ運転制御回路３５に、異常な信号を伝送しな
いように、データ信号DLA―Ｌ，DLB―Ｌを禁
止するように構成されている。

次に、第４図によつて、第２図に示した管理制
御装置Ｍの説明をする。各種の演算処理をするマ
イクロプロセツシング・ユニツト（MPU）４
３、プログラムをストアしたリード・オンリー・
メモリ（ROM）４４、データをストアするラン
ダム・アクセス・メモリ（RAM）４５、データ
やコントロールの入出力用のインターフエース用
ICのペリフエラル・インターフエース・アダプ
タ（PIA）４６と、クロツク・ジエネレータの発
振回路４１から成るマイクロコンピユータと、発
振回路４１のパルスを分周するカウンタ４２とか
ら構成されている。このカウンタ４２は、データ
ラインDLA，DLBへ信号を送信するタイミング
をマイクロコンピユータに指示するための割り込
みパルスCTR₁―QFを発生する。また、ペリフ
エラル・インターフエース・アダプタ４６のフア
ン・アウトを考慮して、インバータ４８，４９，
５０，５１，５２さらにANDゲート４７を介し
て、データラインDLA₄，DLA₂，DLA₃，DLBを
通じて信号をエレベータ運転制御装置に送信して
いる。

このＭ部において、各エレベータにホール呼び
の割付け処理をしたり、同期的な信号を発生して
いる。そこで、第５図のフローチヤートで、デー
タラインDLA，DLBに信号を送信するための処
理を説明する。

第５図のフローチヤートは、割り込みパルス
CTR₁―QFがペリフエラル・インターフエー
ス・アダプタ４６に入力されると起動するデータ
送信フローチヤート示したものである。

第５図で、変数ｉは各階床に関係するデータ信
号を表わし、変数ｊは第６図のタイムチヤートの
割り込みパルスCTR₁―QFを計数するカウンタ
の数値を表わし、変数ｋは、並設エレベータの号
機番号を表わしている。データラインDLA，
DLBにどのような信号を送信するかを、このタ
イムチヤートに表わしてあるので、このタイムチ
ヤートを使つて、説明していく。

割り込み番号ｊ＝０からｊ＝２になる間では、
データラインDLA.DLB共に常に“Ｌ”の信号を
送り、割り込み番号ｊ＝２からｊ＝４では、デー
ターラインDLAには、分散指令や、電動発電機
同時起動停止信号等の一般データDATA（ｉ）
をデータラインDLBにはホール呼びデータ
HCME（ｉ）を送り、割り込み番号ｊ＝４から
ｊ＝６では、データーラインDLAには、常に
“Ｈ”の同期信号を、データラインDLBには、変
数ｉによつて、“Ｌ”または“Ｈ”になる信号を
送り、割り込み番号ｊ＝６から次のスロツトの割
り込み番号ｊ＝０では、データラインDLAに
は、割り付けホール呼び信号DMHC（ｉ）を、
データラインDLBには、常に“Ｈ”の同期信号
を送信するようにプログラムされている。第６図
の破線で示した部分は、Ｍ部のマイクロプロセツ
シング・ユニツト４３によつて処理されたデータ
信号に応じて“Ｈ”にも“Ｌ”にもなることを表
わしている。このように、データラインDLA，
DLBでは、一般データ信号と、同期信号を同一
ラインで送信するようにしているため、データラ
インDLAの割り込み番号ｊ＝４からｊ＝６のよ
うに、幅の広いパルスは、同期信号であることを
表わし、割り込み番号ｊ＝２からｊ＝３のように
幅の狭いパルスは、一般データ信号であることを
表わすように構成されている。すなわち、割り込
みパルスCTR₁―QFが入力されると、この割り
込みパルスCTR₁―QFを計数しているカウンタ
の下３桁の数値の判断を行なう。この数値が割り
込み番号ｊの値に相当する。次に判断された数値
に応じて第５図のフローチヤートに従つてそのス
ロツトの処理を行なう。例えば、割り込み番号ｊ
＝２およびｊ＝６のように、並設エレベータの各
号機に対しての処理が必要な時は、１号機から順
番にすべての号機について行なうことになる。こ
のように割り込み番号ｊ＝０からｊ＝７までのｉ
スロツトが１階床分の処理を表わし、この処理が
終了すると、次に階床を変更して同様な処理を実
行していく。ここで割り込みパルスCTR₁―QF
がが入力されない時間は、マイクロコンピユータ
ーは、他のエレベータ制御に必要な制御処理を行
なつているのである。

以上のように、一般データ信号と、同期信号を
同一ラインで送信することにより、データライン
数を減少することができ、また、Ｍ部のマイクロ
コンピユーター自体で、常に“Ｌ”になる信号と
常に“Ｈ”となる信号を周期的に発生する同期信
号を作ることにより、この同期信号を、エレベー
タ運転制御装置内の故障検出回路３２でチエツク
して、Ｍ部の故障診断行なつている。すなわち、
エレベータを管理制御しているＭ部の同一ハード
で一般データと同期信号を発生させることにより
ハードの単純化を行なうと同時に、自己診断機能
をもたせている。

以上でＭ部の説明を終わり、第３図に示したエ
レベータ運転制御装置の各ブロツクについて詳細
な説明を行なう。

第７図は、走査パルス発生回路３８を示したも
のである。カウンタ７１は、第３図の発振回路３
６の発生するクロツクパルスCK₁を分周する回路
で、Ｍ部と同期のとれた高速周期の同期パルス
HSFR―Ｐと、Ｍ部故障信号との論理積を
とるANDゲート７５を介してリセツトされ、高
速周期走査パルスHSF―Ａ〜HF―Ｈを出力して
いる。さらに、カウンタ７２は、Ｍ部と同期のと
れた低速周期の同期パルスLSFR―Ｐと、Ｍ部故
障信号との論理積をとるANDゲート７６
を介してリセツトされ、低速周期走査パルスLSF
―Ａ〜LSF―Ｈを出力している。また、カウンタ
７３とカウンタ７４は、クロツクパルスCK₁を分
周し、Ｍ部とは非同期のチエツクパルスφ_１―Ａ
〜φ_２―Ｈを出力するように構成されている。こ
のチエツクパルスφ_１―Ａ〜φ_２―Ｈは、データ
ラインDLAあるいは、DLBから送信される同期
信号をチエツクするためのパルスである。また、
高速周期走査パルスHSF―Ａ〜HSF―Ｈ、低速
周期走査パルスLSF―Ａ〜LSF―Ｈは、Ｍ部が故
障してが“Ｌ”になると、Ｍ部とは無関係
の走査パルスを発生するようになつている。

次に、第８図により、データ受信回路３１，３
２の実施例について説明する。Ｍ部から送信され
るデータ，はツイストペエアー線を通
して、抵抗R₁とコンデンサC₁および抵抗R₃とコ
ンデンサC₂からなるフイルター回路を介して、
絶縁形信号伝送回路用ホト・カプラー８１および
８２に入力される。ダイオードD₁，D₂は、ホ
ト・カプラー８１，８２の保護用である。このホ
ト・カプラー８１，８２に入力された信号は、電
源VCCを抵抗R₂およびR₄を介して生じる電圧を
信号としてインバータ８３，８４を介して、フリ
ツプフロツプ８５および排他論理ゲート８６，８
７に入力している。このフリツプフロツプ８５
は、故障チエツクパルスDLA―Ｐ，DLB―Ｐを
作るための回路である。そこで、第１２図のタイ
ムチヤートで、故障チエツクパルスDLA―Ｐの
発生動作を説明する。データDLAがフリツプフ
ロツプ８５に入力されると、クロツクパルスCK
の立上がりでQ₁の出力信号８５―Q₁が“Ｈ”に
なり、データDLAが“Ｌ”になると、次のクロ
ツクパルスCKの立上がりで出力信号８５―Q₁は
“Ｌ”になる。この出力信号８５―Q₁はさらにD₃
に入り、出力Q₃から出ているので、拝他論理ゲ
ート８６への一方の入力すなわち、フリツプフロ
ツプ８５の出力Q₃の信号８５―Q₃は、第１２図
のようになる。したがつて、故障チエツクパルス
DLA―Ｐは、データDLAと出力信号８５―Q₃が
変化する時、すなわち、T₀とT₀₁およびT₁とT₁₁
の間で“Ｈ”となるような信号を発生するのであ
る。

さらに、フリツプフロツプ８５の出力Q₃とQ₄
の信号は、ANDゲート８８および８９の一方に
入力され、もう一方の入力であるＭ部故障信号
と論理積を取つてデータ信号DLA―Ｌお
よびDLB―Ｌを出力している。したがつてデー
タ信号DLA―ＬとDLB―ＬはＭ部故障信号
MTBLによつて禁止されるように構成されてい
る。また、フリツプフロツプ８５の出力Q₄の信
号DLB―LPは同期合せ用パルスを表わしてい
る。

次に、第９図で故障検出回路３２の実施例につ
いて説明する。この回路は、走査パルス発生回路
３８のカウンタ７３の出力信号φ_１―Ｄを分周す
るカウンタ９１があり、このカウンタ９１は故障
チエツクパルスDLA―Ｐによつてリセツトされ
るようになつている。そしてこのカウンタ９１の
出力は、NANDゲート９２を介してNORゲート
９６に入力されている。またシフトレジスタ９３
はカウンタ７３の出力信号φ_１―Ｆを高速周期の
同期パルスHSFR―Ｐでリセツトしながらシフト
信号を出力Q₃およびQ₅から出力し、それぞれ
ANDゲート９８、インバータ９７を介して、
NORゲート９６に入力している。さらに、ラツ
チ９４は、第１０図のカウンタ１０１の出力信号
１０１―QAと１０１―QBをANDゲート９５で
論理積を取り、この出力信号をリセツト信号とし
て同期合せ用パルスDLB―LPをセツト信号とし
て入力し、出力Ｑから出力信号₂を発生し、
ANDゲート９８を介してNORゲート９６に入力
してる。NORゲート９６は、上記の３つの入力
条件によりＭ部の故障検出用信号MTBLS₁―Ｐを
出力するように構成されている。

次にこの回路の動作を第１３図のタイムチヤー
トを使つて説明する。第１のケースとして、Ｍ部
が故障してデータラインDLAあるいはDLBが
“Ｈ”になりつぱなしになつたとする。そうする
と、データラインDLAおよびDLBの信号が、
“Ｈ”から“Ｌ”にあるいは“Ｌ”から“Ｈに変
化する度に発生するパルスDLA―ＰとDLB―Ｐ
は発生しない。このため、第９図ではカウンタ９
１はリセツトされず、また第１０図ではカウンタ
１０１がリセツトされない。以下、第９図の場合
のみについて説明すると、カウンタ９１の出力
QA〜QDは順次カウントしてゆき、すべての信
号が“Ｈ”になる。次に、NANDゲート９２の入
力がすべて“Ｈ”になるとこの出力は“Ｌ”とな
つて、NORゲート９６に入力し、この出力信号
MTBLS₁―Ｐが“Ｈ”に変化して、第１１図の
ORゲート１１４に入力され、Ｍ部故障信号
を“Ｌ”にすることになる。このＭ部故障
信号により第８図のANDゲート８８，８
９は禁止され、データ信号DLA―ＬおよびDLB
―Ｌは出力を停止する。すなわち、Ｍ部が故障し
て、Ｍ部の出力信号が、“Ｈ”となりつぱなしと
なるように、変化しないことにより故障を検出す
る。すなわち、Ｍ部からの同期的な信号があるか
否かを判断する静的な故障検出を行ない、さらに
Ｍ部からのデータを無効にしている。

次に第２のケースとして、データラインDLB
の同期的な信号が、なんらかの故障によつて、所
定の範囲内で発生しなかつた場合を考える。第１
３図のデータラインDLBが、時間T₁〜T₂の間
で、破線で示すようになるべきところが、実線で
示すようなパルスが発生した場合である。このよ
うに、データラインDLBが誤つた信号を送信す
ると、第１０図のカウンタ１０１の出力信号１０
１―QAと１０１―QBがANDゲート９５を介し
てラツチ９４に入力すると、出力信号FF₂Qが、
所定の時間より早く“Ｌ”になる。この時、シフ
トレジスタ９３の出力Q₃の信号９３―Q₃は、ま
だ“Ｌ”の状態である。（ここで信号９３―Q₂〜
９３―Q₅はシフトレジスタ９３の出力Q₂〜Q₅の
それぞれの信号を表わしている。）そうすると
ANDゲート９８の入力信号は“Ｌ”と“Ｌ”の
状態になり出力に“Ｌ”の信号を発生する。よつ
てNORゲート９６の出力信号MTBLS₁―Ｐが
“Ｈ”に変化して、前述第１のケースと同様に、
Ｍ部の故障検出を行なう。この故障検出は、第１
のケースの静的な故障検出とは異なり、Ｍ部から
送信される同期的な信号が、あるか否かの判断で
なく、同期的信号を送る時間が早すぎないかとい
う、時間的な判断を行なう動的故障検出も同時に
行なつているのである。

次に、第１０図の故障検出回路３２について説
明する。この回路構成は第９図と同様である。す
なわち、走査パルス発生回路３８のカウンタ７３
の出力信号φ_１―Ｄを分周するカウンタ１０１が
あり、このカウンタ１０１は故障チエツクパルス
DLB―Ｐによつてリセツトされるようになつて
いる。そして、このカウンタ１０１の出力は
NANDゲート１０４を介してNORゲート１０７
に入力されている。また、カウンタ１０１の出力
QB，QCの出力信号は、NANDゲート１０９を介
してラツチ１０３に入力されている。さらに、出
力QA，QBの信号１０１―QA，１０１―QBは第
９図のNANDゲート９５に入力されている。ま
た、シフトレジスタ１０２は、第７図のカウンタ
７４の出力信号φ_２―Ｆをインバータ１０５を介
して入力し、低速周期の同期パルスLSFR―Ｐで
リセツトしながら、シフト信号を出力Q₃および
Q₅から出力し、それぞれANDゲート１０８、イ
ンバータ１０６を介して、NORゲート１０７に
入力している。さらにラツチ１０３は、同期合せ
用パルスDLB―LPをセツト信号として入力し、
NANDゲート１０９の出力信号をリセツト信号と
して、出力Ｑから出力信号₃を発生し、AND
ゲート１０８を介してNORゲート１０７に入力
している。NORゲート１０７は上記の３つの入
力条件によりＭ部の故障検出用信号MTBLS₂―Ｐ
を出力するように構成されている。

次に、この回路の動作を第１４図のタイムチヤ
ートを使つて説明する。今、低速周期の同期パル
スLSFR―Ｐが、なんらかの原因で発生しなかつ
たとする。すなわち、第１４図の時間T₂で、信
号LSFR―Ｐが破線で示す様に、“Ｈ”のパルス
を発生すべきであるのに、これが発生しなかつた
場合を考えてみる。第１０図でシフトレジスタ１
０２の出力Q₅の信号１０２―Q₅に着目すると、
シフトレジスタ１０２のリセツト信号LSFR―Ｐ
が、正規の時間に発生している場合は、第１４図
の時間T₁のように、シフトレジスタ１０２の出
力信号１０２―Q₂〜１０２―Q₅はすべてリセツ
トされ、出力１０２―Q₅は“Ｌ”から“Ｈ”に
は変化しない。ところが、時間T₂でリセツト信
号LSFR―Ｐが発生しなかつた場合は、出力１０
２―Q₅は“Ｌ”から“Ｈ”の信号に変化する。
そうすると、この出力信号１０２―Q₅は、イン
バータ１０６で“Ｌ”信号に反転され、NORゲ
ート１０７の出力信号MTBLS₂―Ｐは、“Ｈ”に
変化する。したがつて、この信号は、第１１図の
ORゲート１１４に入力され、Ｍ部故障信号
を“Ｌ”にすることになる。すなわち、以
下第１０図の第１のケースと同様にして、Ｍ部の
故障検出を行なう。この故障検出回路は、第９図
での高速周期の同期パルス故障検出を行なつてい
ると異なり、低速周期の同期パルスで故障検出を
行なつているのである。

次に、ラツチ１０３は、第９図のラツチ９４と
同様の機能を持つており、第９図の回路では、デ
ータラインDLBの同期的信号が所定の時間より
も早く発生した場合の故障検出であつたのに対し
て、この回路では、データラインDLBの同期的
信号が、所定の時間よりも遅れて発生した場合の
故障検出を行なつている。すなわち、同期的信号
が所定の時間より遅れて発生すると、カウンタ１
０１のリセツト信号である故障チエツクパルス
DLB―Ｐの発生も遅れ、カウンタ１０１の出力
QBとQCが共に“Ｈ”になり、ラツチ１０３をリ
セツトして、出力Ｑの信号₃が“Ｌ”にな
る。このとき、シフトレジスタ１０２の出力Q₃
の信号も“Ｌ”になつており、NORゲート１０
７の出力信号MTBLS₂―Ｐは“Ｈ”になる。した
がつて、Ｍ部故障信号を“Ｌ”にすること
になるのである。

以上に述べたように、故障検出回路３２では、
Ｍ部から発生する同期的な信号があるか否かの静
的故障検出行なう。さらには、この同期的な信号
は確かに発生してはいるが、その発生する時期が
適当であるか否かという判断、すなわち、同期的
に信号の発生が、所定の時間よりも早すぎない
か、あるいは遅すぎないかの動的故障検出を行な
つている。またさらに、高速周期の同期パルスと
低速周期パルスの２種類のパルスで故障検出を行
なうことによつて、短時間の早期故障検出と、短
時間では故障を検出できない故障に対しても、対
処できる故障検出回路を可能にしている。

次に第１１図で同期合せパルス発生回路３４の
実施例について説明する。この回路は、同期合せ
用パルスDLB―LPによつてセツトされた信号
₂と₃を入力信号としているフリツプフ
ロツプ１１１の出力Q₁とQ₂の信号と、₂と
₃をANDゲート１１７および１１８を介して
高速周期の同期パルスHSFR―Ｐと、低速周期の
同期パルスLSFR―Ｐを発生している。信号CK₁
はフリツプフロツプ１１１の出力の条件となるク
ロツクパルスである。

さらに、各エレベータ制御装置電源立上り検出
回路１１９の出力信号――と第９図と
第１０図の故障検出回路のＭ部故障検出用パルス
MTBLS₁―ＰとMTBLS₂―ＰをORゲート１１４
に入力し、出力信号MTBLS―Ｐをインバーター
１１５を介して、ラツチ１１２に入力し、Ｍ部故
障信号を発する。電源電圧VCCは電流制
御用の抵抗R₅を介し発光ダイオードD₃に入力
し、Ｍ部の故障を検出すると発光ダイオードD₃
をONさせる。また、カウンタ１１３は、故障後
の自動復帰作用を持たせる回路で、ORゲート１
１４の出力信号MTBLS―Ｐをリセツト信号とし
て、低速周期の同期パルスLSFR―Ｐをカウント
し出力QBの信号をインバータ１１６を介してラ
ツチ１１２のリセツト信号とするように構成され
ている。

以上の回路において、ANDゲート１１７の出
力の高速周期の同期パルスHSFR―Ｐを発生する
動作を、第１３図のタイムチヤートを参考にして
説明する。第１３図の時間T₀₁〜T₁に着目する
と、データラインDLBが、同期的信号を発生し
たとき、第９図のカウンタ９１の入力信号φ_１―
Ｄが、T₀₁から３サイクル変化した時、第９図の
ラツチ９４の出力₂が“Ｈから“Ｌ”に変化
する。そして、データラインDLBの同期的信号
が“Ｈ”から“Ｌ”に変化して、信号₂が
“Ｈ”に変化するとフリツプフロツプ１１１の出
力Q₁の信号はすでに“Ｈ”になつているので
ANDゲート１１７の入力信号は“Ｈ”と“Ｈ”
になるので、出力信号の高速周期の同期パルス
HSFR―Ｐは“Ｈ”のパルスを発生する。また、
もう一方のANDゲート１１８の出力の低速周期
の同期パルスLSFR―Ｐは、第１０図のラツチ１
０３の出力信号FF₃Qにより、同様の動作で発生
する。このように、高速周期の同期パルスと低速
周期の同期パルスとの複数の周期の同期パルスを
発生させ、高速周期の同期パルスは、第９図のシ
フトレジスタ９３のリセツト信号となり、スロツ
ト内の高速側信号をリセツトし、次階床のスロツ
トでは、低速周期の同期パルスが、第１０図のシ
フトレジスタ１０２のリセツト信号となり、低速
側信号をリセツトするようにし、この複数の周期
の同期パルスをチエツク用とすることにより、短
時間にＭ部の故障を検出できるようにすると共
に、短時間では検出できない故障に対しても、あ
る程度時間が経過してから検出することができる
ようにした。

また、この回路では、Ｍ部故障を検出したの
ち、Ｍ部が正常に動作するようになると、Ｍ部故
障を自動的に解除する機能をもつている。すなわ
ち、カウンタ１１３が入力信号MTBLS―Ｐによ
つてリセツトされて、低速周期の同期パルス
LSFR―Ｐを１サイクルカウントすると、２サイ
クル目にカウンタ１１３の出力QBから“Ｈ”の
出力信号を発生し、インバータ１１６を介してラ
ツチ１１２をリセツトし、Ｍ部故障検出信号
を解除している。また、短時間の故障、復
帰の繰り返しに対しては、Ｍ部故障検出信号
を連続して出力するように構成されてい
る。

以上のように、自動復帰する回路を構成するこ
とにより、Ｍ部の瞬時停電などに対しても、エレ
ベータのサービスを円滑にすることができる。

また、電源立上り検出回路１１３の出力信号
――はフリツプフロツプ１１１をセツ
トする。これは、電源投入時に、Ｍ部との同期が
取れるまでの期間伝送されてくる信号を無効にす
るためである。

本発明によれば、管理制御装置の故障検出の精
度を向上できるとともに、並設エレベータの信頼
性を向上できるエレベータ制御装置を供給するこ
とができるので、乗客に対しての十分なエレベー
タサービスを提供できる効果を有する。

【図面の簡単な説明】

第１図は従来のエレベータ制御装置のブロツク
図、第２図は本発明のエレベータ制御装置のブロ
ツク図、第３図はエレベータ運転制御装置の実施
例を示すブロツク図、第４図は管理制御装置のブ
ロツク図、第５図は第４図の動作説明用フローチ
ヤート、第６図は第４図の装置の出力を示すタイ
ムチヤート、第７図は走査パルス発生回路例を示
す図、第８図はデータ受信回路例を示す図、第９
図は故障検出回路の実施回路図、第１０図は故障
検出回路の第２の実施回路図、第１１図は同期パ
ルス発生回路の実施回路図、第１２図及び第１３
図は第８図及び第１１図の回路の動作説明用タイ
ムチヤート、第１４図は第１０図の回路の動作説
明用タイムチヤートである。Ｍ…運転制御装置、C₁〜C₂…エレベータ運転
制御装置、H₁，H₂…ホール呼び登録装置、３
１，３３…データ受信回路、３２…故障検出回
路、３４…同期合せパルス発生装置、３５…エレ
ベータ運転制御装置、３６，４１…発振回路、３
８…走査パルス発生回路、４３…MPU、４４…
ROM、４５…RAM、４６…PIA。

Claims

【特許請求の範囲】１多階床間をサービスする３台以上の並設エレ
ベータと、各階床に設けられた第１及び第２のホ
ール呼び登録装置と、ホール呼びの割付制御を行
なう管理制御装置と、上記エレベータ毎に設けら
れ、上記ホール呼び割付制御信号に応じて当該エ
レベータを個別に制御するエレベータ運転制御装
置とを備えたものにおいて、上記第１及び第２の
ホール呼び登録装置からのホール呼び信号を夫々
上記並設エレベータの第１及び第２の運転制御装
置に個別に伝送する手段と、当該第１及び第２の
運転制御装置に伝送されたホール呼びを夫々上記
管理制御装置に伝送する手段と、当該管理制御装
置に内蔵され上記各運転制御装置に対して周期的
に同期信号を発生する同期信号発生手段と、上記
各運転制御装置に設けられた上記同期信号の有無
を検出する故障検出手段とを備え、上記第１及び
第２の運転制御装置は、当該故障検出手段に応動
して夫々前記伝送されたホール呼び信号に応じて
当該エレベータを運転し、ホール呼び信号を伝送
されていない第３の運転制御装置は、当該故障検
出手段に応動して当該エレベータを各階運転制御
するように構成したことを特徴とするエレベータ
制御装置。２特許請求の範囲第１項において、上記故障検
出手段は、上記同期信号が上記周期の所定期間内
にあるか否かを検出する手段を備えたエレベータ
制御装置。３特許請求の範囲第１項において、上記同期信
号発生手段は、周期の異なる複数の同期信号を発
生する手段を備え、上記故障検出手段は、上記周
期の異なる複数の同期信号の有無を検出する手段
を備えたエレベータ制御装置。４特許請求の範囲第１項において、上記管理制
御装置を計算機により構成し、上記同期信号を上
記計算機の演算処理部を通して周期的に発生する
ように構成したエレベータ制御装置。５特許請求の範囲第４項において、上記計算機
は、上記同期信号とホール呼び割付制御信号とを
時分割的に同一信号ラインによりエレベータ運転
制御装置に伝送するように構成したエレベータ制
御装置。６特許請求の範囲第４項において、上記計算機
は、所定の単位時間（スロツト）毎に各階床に関
係する情報を順次処理し、そのスロツト内にホー
ル呼び割付制御信号をエレベータ運転制御装置に
伝送するように構成したものであつて、上記各ス
ロツト内に高速周期の同期信号とホール呼び制御
信号の発生期間を設け、エレベータ運転制御装置
は上記スロツト内の所定期間に高速周期の同期信
号があるか否かを検出する故障検出手段を備えた
エレベータ制御装置。７特許請求の範囲第６項において、上記計算機
は、上記スロツトが全階床の情報を処理する毎に
低速周期の同期信号を発生するように構成し、上
記故障検出手段は所定期間に上記低速周期の同期
信号があるか否かを検出するように構成したエレ
ベータ制御装置。８特許請求の範囲第６項において、上記スロツ
ト内に信号の無い期間を設け、上記故障検出手段
は、各スロツト内の信号の無い期間における信号
の有無を検出するように構成したエレベータ制御
装置。９特許請求の範囲第６項において、上記エレベ
ータ運転制御装置は、故障検出時のスロツトにお
けるホール呼び割付制御信号に応答しないように
構成したエレベータ制御装置。１０特許請求の範囲第７項において、上記エレ
ベータ運転制御装置は、上記スロツト内を複数の
期間に分割するための高速周期走査パルス用カウ
ンタと上記スロツト毎にパルスを発生する低速周
期走査パルス用カウンタとを備え、上記高速周期
の同期信号により上記高速周期走査パルス用オウ
ンタをリセツトし、上記低速周期の同期パルスに
より上記低速周期パルス用カウンタをリセツトす
るように構成し、この走査パルスにより上記管理
制御装置と同期してエレベータを運転制御するよ
うにしたエレベータ制御装置。