JPS61281683A - 像検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に半導体結像アレーに関し、特に、アレ
ー内のすべてのビクセルを迅速にリセットする回路に関
する。

［従来技術］ 電子技術における最近の発展の一つは、大形の二次元結
像アレーを利用し得るようになったことである。このよ
うなアレーはその上に像が投映される多数の光検出器か
ら構成されている。個々の光検出器は入射する光の強度
を積分し、一定期間の終りに、積分した強度を読取回路
で読取る。読取回路は、各検出器からの値を読取り、像
全体の電子的相当値を得る。

最も一般的な電子結像器の一つは、個々の光電池として
減損容量性接合を利用するＭＯＳ結像器である。ＭＯＳ
光電池の等価回路を第１図に示す。

光電池１０は、こ）では正として示す一つの極性でのみ
充電可能なＭＯＳコンデンサ１２を備えている。

ダイオード１４は逆充電が不可能であることを示すため
に入れである。各光電池１０は、ゲート電極１８により
制御される光電池ゲート１６により制御され、ゲート１
６はコンデンサ１２の信号の読取電極２０への開開を司
る。

初期設定あるいはリセットの段階で、外部回路が読取電
極２０を基準電圧に設定し、ゲート１Ｇが基準電圧をコ
ンデンサ１２に印加させる。次いでゲート電極１８はゲ
ート１６を開かせ、コンデンサ１２を読取電極２０から
分離する。

続く結像段階で、入射光の光子が光電子１０に衝突しＭ
ＯＳコンデンサ１２を部分的に放電させる。

概略、的に述べれば、衝突するそれぞれの光子が充電し
たコンデンサ１２から一定量の電荷を放出させ、これに
対応してコンデンサ１２の両端間の電圧が下がる。放電
の量はこのように結像光の強喰に比例するが、勿論、コ
ンデンサは完全には放電してしまっていないと仮定する
。

次の結像段階、すなわち通常はすべての光電池について
放電と光強度との関係が同じになるような一定の期間で
は、光電池が読取段階で読取られる。ゲート電８ｉ１８
がゲート１６を開かせるので読取回路は放電の母を測定
することができる。通常、読取回路は、入射光により生
ずる電荷の減少を測定し、同時に、次の結像期間のため
光電池１０を再初期設定すなわちリセットするように設
計される。

従来のＭＯＳ結像器の一例を、その読取回路の大部分と
共に第２図に示す。ビクセルのアレー２２は光電池１０
の行と列とから構成されており、そのそれぞれの形態を
第１図に示す。行は語線２４で定義され、列はビット線
２６で定義される。用語はディジタルＭＯＳ記憶装置の
技術から借用した。語線２４はその語線と開運する行で
各光電池のゲート電極１８に接続されている。ビット線
２６はそのビット線と関連する列で各光電池の読取電極
２０に接続されている。

垂直シフト・レジスタ２８は垂直シフト・レジスタ線３
０を順次有効化することにより行の選択を制御する。垂
直シフト・レジスタ線３０は語線２４の一つを随時有効
化するインタレース・ゲート回路３２を制御する。イン
クレース・ゲート回路の目的と動作とについては後に述
べることにする。水平シフト・レジスタ３４は水平シフ
ト・レジスタ線３Ｂの一つを有効化することにより、す
なわち各々がビット線ゲート３８のゲートを制御するこ
とにより、列を制御する。各ゲート３８の一方の側はビ
ット線２６の一つに接続されており、すべてのゲートの
他の側は演算増幅器４０の反転入力に接続されている。

演算増幅器４０の非反転入力は基準電圧ＶＲＥＦに保持
されており、フィードバック抵抗４１は、増幅信号出力
４２を発生する増幅器４０の電流対電圧ゲインを決定す
る。

水平シフト・レジスタ３４は垂直シフト・レジスタ２８
よりはるかに速（動作するから、一つの行が有効になっ
ている間にすべての列が順次読取られる。有効になって
いる語線２４はその線に取付けられているすべての光電
池１０を有効にする。コンデンサ１２にある信号は次に
、その光電池１０に取付けられているビット線２６に転
送される。水平シフト・レジスタはビット線２６を増幅
器４０に順次接続して光電池の信号を信号出力４２に移
す。演算増幅器への二つの入力は結局は増幅器４０によ
って等しくなるから、光電池１０の読取りによりそのコ
ンデンサ１２も基準電圧ｖＲ［Ｆにリセットされること
になる。その結果、信号出力４２に一連のアナログ・パ
ルスが発生し、各パルスの面積は別個のコンデンサ１２
の、結像光により生じた放電の量に対応している。読出
し機構には二つのゲート１６と３８とを同時に導通゛さ
せないものもある。そのかわり、一つの語線２４につい
て、その語線２４に取付けられている光電池のゲート１
６を先づ導通させてコンデンサ１２の電荷を付属するビ
ット線２６のキ１７バシタンスに実質的に移すようにす
ることにより、同じ動作が得られる。光電池のゲート１
６が遮所されてから、続いて、ビット線のゲート３８が
順次閉じれば、先に述べたとおり、電荷が増幅器４０に
移されることになる。

一つの行を読取ってから、他の行が同様の読取りのため
垂直シフト・レジスタ２８により有効化され、垂直シフ
ト・レジスタ２８のサイクルでビクセル・アレー２２の
全体が信号出力４２に出力されるようになる。

第２図に示す形式のＭＯＳ結像アレーは、テレビジョン
・カメラのような、像の周期的フレームを発生するビデ
オ・カメラに使用されてきた。シフト・レジスタをフレ
ーム・レートに関して時間を調節する際には注意を払わ
なければならないが、一旦カメラが動作を始めると、記
録のブＯセスが連続であるため、フレームの開始とシフ
ト・レジスタの初期設定との同期は問題にならない。し
かしながら、最近、ＭＯＳ結像アレーは、たとえば、３
５ミリ・カメラのハロゲン化銀記録媒体のかわりとし、
て単一フレームの、すなわち−発躍りのカメラに応用さ
れるようになってきた。単一フレームのＭＯＳ結像法は
多数フレームの記録には存在しない幾つかの問題を引起
している。第一に、−発撮りは時間的に大きく離れてい
る場合がありしがも避は難い暗電流により光電池が１秒
あるいはそれ以下の程度の時間にわたり自然に放電を起
すことになるため、光電池のリセットに際して前のすイ
クルを頼りにすることはできない。多数フレームのカメ
ラでは、最初の数フレームは、残りのフレームが先行フ
レームの読取り動作によりリセットされるので、無価値
の暗電流の像に対して犠牲にすることができる。第二に
、−発張りは不規則に時間調節され、シャッタはシフト
・レジスタと協働しなければならない。多数フレーム・
カメラでは、同期がほとんど問題にならないようにフレ
ーム間のタイミングが保たれているかぎり、フレームの
位相を正確にすることは比較的重要ではない。

単一フレーム・カメラの時間調節を行う一つの方法を第
３図に示す。フレームは、垂直シフト・レジスタ２８を
初期設定しリセット読取サイクルがこれに続く開始信号
で始まる。リセット読取サイクルは、出力信号が記録さ
れないということを除【ブば、実際の読取サイクルと同
等である。リセット読取サイクルの後、シャッタが露光
条件で決まる時間の長さだけ開く。露光の後、ＭＯＳ結
像チップが実際の読取サイクルに読込まれ、信号出力が
電子的に記録される。実際問題として、特別な特性の検
出器を用いてわずか１読取サイクルの間に光電池１０を
正確にリセットできるということはありそうにない。た
ずし、１サイクルは記述したこのようなリレッ１〜法に
必要な最小限を表わしている。

この時間調節の手順は簡単化したインタレース・ゲート
回路４４を示す第４図に例示した回路により電気的に実
施することができる。この回路には２本の垂直シフト・
レジスタ線３０と２本の語線２４とを示しであるが、一
般的なインタレース・ゲート回路は同様に構成された線
路をもつと多く含んでいる。各垂直シフト・レジスタ線
３０は線路ゲート４６を介して電圧を語線２４に印加す
る。たずし、語線２４はすべて語線２４と大地との間の
リセット・ゲート４８に加えられる高いＲＥＳＥＴ信号
により接地することができる。技術的には、第４図の回
路は、インタレース回路はシフト・レジスタ線３０と語
線２４との間に一対一の対応を有することはないから、
「インタレース」回路ではない。第４図のもつと適切な
説明は垂直シフト・レジスタ３０と語線２４との間のイ
ンタレースしないインタフェースであろう。しかし、［
インタフェース回路］という用語をその配置を考慮して
使用することにし、その眞のインタレース回路との関係
については後程説明することにする。

代表的な用途において、ＲＥＳＥＴ信号は、垂直シフト
・レジスタ２８が光電池１０の読取りとリセットとを有
効にしている間の他は、高レベルに保たれている。Ｉｔ
ＥＳＥＴは、垂直レジスタ２８と同期して低いパルスと
して発生し、光電池１０の行にある電荷が対応するビッ
ト線２６に移されてしまってから語線２４にか１つてい
る電圧を大地に戻す。

［発明が解決しようとする問題点１ しかしながら、この手順では、リセット読取が少くとも
実際の読取サイクルの長さだけなければならない。この
ようにリセット期間が長いと平均暗電流蓄積期間がかな
り長くなり、電子的に記録される像の質が低下する。更
に、リセット期間が長いと実際の露光期間、したがって
リセット読取りが、動作のトリガ作用から遅れ、シャッ
タとの同期が一層困難になる。

したがって、本発明の目的は、ＭＯＳ結像器アレー用リ
セすト回路を提供することである。

本発明の他の目的は、ＭＯＳＯ８結像−アレー全体速に
リセットするリセット回路を提供することである。

［問題点を解決するための手段］ 本発明は、チップ・リセット信号をＭＯＳ結像器アレー
内のすべての語線に同時に加えてすべての語線上の光電
池を同時にリセットするリセット回路であると要約する
ことができる。チップ・リセッ、トは従来の線リセット
回路と組合わせることができる。正常な動作ではリセッ
ト・ゲートの源に加えられたチップ・リセットは接地さ
れ、線路ゲートは垂直シフト・レジスタの出力を語線に
伝える。チップ・リセット・モードでは、チップ・リセ
ットは高レベルに保持され、リセット・ゲートは高いデ
ツプ・リセット信号をすべての語線に伝°える。

［実　施　例］ 本発明によれば、ＭＯＳ結像器アレー内のすべての語線
を同時にリセットすることができる。第５図の概要図に
示す本発明の簡単な一実施例においては、インタレース
・ゲート回路５０は第４図のインタレース・ゲート回路
４４と同様に動作する。

もう一度、回路５０は、インタレース機能を欠いている
がインタレース回路と呼ばれる。垂直シフト・レジスタ
からの逐次有効化される信号が垂直シフト・レジスタ線
３０に到達して線路ゲート４６を語線２４に対して逐次
有効化する。複数のリセット・ゲート４８の各々は関連
する語線２４に取付けられたドレインを有している。各
リセット・ゲート４８のゲートはＬＩＮＥ　ＲＥＳＥＴ
信号により制御、されるが、各リセット・ゲート４８の
源はＣＨＩＰ　Ｉ？ＥＳＥＴ信号に取付けられている。

ＬＩＮＥ　ＲＥＳＥＴは第４図のＲＥＳＥＴに対応して
おり典型的には垂直シフト・レジスタ２８と同期して刻
時される。正常動作においては、ＣＨＩＰＲＥＳＥＴ信
号は低レベルか接地されており、インタレース・ゲート
回路５０は第４図のインタレース・ゲート回路４４と正
確に同様に動作する。すなわち、ＬｆＮＥ　ＩｔＥＳＥ
Ｔが低レベルのとき、垂直シフト・レジスタは電圧＋■
を語線２４に逐次伝える。ＬＩＮＥＲＥＳＥＴが高レベ
ルのときは、リセット・ゲート４８のドレインはすべて
ＣＩＩＩＰ　ＩｔＥＳＥＴの低い値に接地され、任意の
語線２４を、もしそれが高の状態にあれば、低い状態に
戻す。

ＣＩＩＩＰ　１ｔＥｓＥＴ！：　ＬＩＮＥ　ＲＥＳＥＴ
トカ両方トも高イトキは、語線２４はすべて同時に高レ
ベルであってピクセル・アレ−２２全体のすべての光電
池１０が水平シフト・レジスタ３４の出力により順次リ
セットされる。語線２４はこの場合垂直シフト・レジス
タ線３０にある信号の値に関係なく高レベルである。こ
のように語線２４は、垂直シフト・レジスタ＠３０が高
く、ＬＩＮＥ　ＲＥＳＥＴ信号が低いことになり、ある
いはＣＨＩＰ　ＲＥＳＥＴ信号が高く、ＬＩＮＥ　ＲＥ
ＳＥＴ信号が高いことにより、有効になっているため、
いずれの場合でも高レベルになることができる。光電池
１０をすべてリセットするためには、水平シフト・レジ
スタ３４の全サイクルにわたりＣＨＩＰ　ＲＥＳＥＴ信
号とＬＩＮＥ１１ＥＳＥＴ信号とを高レベルにしておか
なければならない。た望し、この時間は、完全なリセッ
トが行われる従来のリセット・プロセスにおいて垂直シ
フト・レジスタ２８の全サイクルにわたり必要となる時
間と比較すればはるかに少い。水平シフト・レジスタ３
４は垂直シフト・レジスタ２８の１クロック期間内にも
う一度サイクルを完了することに留意すべきである。Ｃ
ＨＩＰ　ＩｔＥＳＥＴ線は、第２図について延べた読出
し機構の代案の場合と同様の方法で水平走査のはじめに
パルス発生することができ、光電池ゲート１６はビット
線ゲート３８と同時に導通することはないようになって
いることにも注意すべきである。

第５図のインタレース回路では第６図のタイミング図表
にしたがってＭＯＳ結像結像器−をリセットすることが
できる。始動に続いて、ＣＩＩＩＰＲＥＳＥＴが高いこ
とによりＭＯＳ結像器は水平シフト・レジスタ３４の完
全な１サイクル内でリセットが可能になる。次いで、結
像器は露光に対する準備が完了し、シャッタを開くこと
ができる。次にＭＯＳ結像器はＣＩＩＩＰ　ＩＩＥＳＥ
Ｔ信号を低レベルにしたま）通常の方法で読取りを行う
。この構成では、平均蓄積期間が減少するため平均暗電
流がかなり減少する。その上、シーケンスの開始後、更
に一層迅速にシャッタを開き露光を始めることができる
。この利点を得るために追加しなければならない回路は
、発明の背景において述べた回路と比較して極くわずか
である。

今まで述べてきたインタレース・ゲート回路は、眞のイ
ンタレース機能を行うように従来の電子式カラー・カメ
ラと組合せて使用するには修正を加えなければならない
。従来のカラー・カメラでは、緑・、黄、シアン、およ
び白の四重を隣接する二つの行の四つのセルに配置しで
ある。行は、第２図の増幅器４０に対応する少くとも二
つの増幅器を使用して、一度に二つ読取られ、その四重
セルの色を正しくインタレースすることができる。しか
しながら、行は、垂直シフト・レジスタ２８の、Ａサイ
クルおよびＢサイクルと呼ばれる、その次のサイクルで
は組合せの相手が異なる。二つのサイクルに対してフィ
ールド１およびフィールド２という用語を使用すること
もある。たとえば、Ａサイクルでは、行は（０，１＞、
（２，３＞、（４゜５）のような順に読取られる。しか
しＢサイクルではこの順序は（１，２）、（３，４＞、
（５゜６）などとなる。普通同業に携わる者には認識さ
れるように、隣同志のサイクルで行の組合せ相手が異な
ればインタレース走査が発生する。これは半導体結像ア
レーばかりでなく電子ビーム・カメラおよび陰極線管に
も一般に使用されている技法である。この概念をインク
レース・チップに利用することを説明するのは、大部分
のチップがカラー・インタレースされているかあるいは
少くとも成る理由でインタレースされている。から、主
として完璧を期するためであることに注意すべきである
。タスし、単一フレーム・リセットおよび読取りの機構
は、通常はＡサイクルともＢサイクルとも関係しないこ
とになっている。というのはＡサイクルはすべての光電
池を読取り、他の同期化露光はＡサイクルかまたはＢサ
イクルに対して何者かを読取らせるのに必要となるから
である。しかしながら、この説明により、標準の、市場
から入手できるインタレース回路は本発明に容易に適合
させ得ることが実証される。

第７図に上記の特性を有するインクレース・ゲートの二
つの部分を示す。図示した二つの部分の、それらを区別
する必要のないときは一括して線３０と呼ぶ、２本の垂
直シフト・レジスタ線３０１と３０２とは４本の語線６
２．６４．６６、および６８を制御しているところを示
しである。

垂直シフト・サイクルのＡサイクルにおいて、ＦＡ倍信
号高レベルになっていて、語線６２と６４とに関連する
二つのゲート６９と７０とを有効にしている。垂直シフ
ト・レジスタの次のサイクルで、信号Ｆ、が高くなって
語線６４と６６とに関連する二つのゲート７２と７４と
が有効になる。この二番目のサイクルの間に、信号ＦＡ
は低くなっている。Ａサイクルの間は信号Ｆ、は低レベ
ルである。その結果、語線６２と６４から成るＡ組はＡ
サイクルで有効となり、８組の６４と６６とはＢサイク
ルで有効となる。

第５図の一つのリセット・ゲート４８はブートストラッ
プ・ゲート７６とリセット・ゲート１８とで置換えられ
る。垂直シフト・レジスタ線３０の信号は、ゲート６９
〜７４で有効となるが、ブートストラップ・ゲート７６
のゲート電極と、ブートストラップ・ゲート７６の源に
接続されているコンデンサ８０とを制御する。ブートス
トラップ・ゲート７６の源はリセット・ゲート７８のド
レインに接続されている。

従来の動作では、リセット・ゲート７８の源は接地され
ている。ゲート７６と７８とはそれぞれリセット・ゲー
ト１８のゲート電極とブートストラップ・ゲート１６の
ドレインとに接続されているタイミング信号φｖ２とφ
、３とで制御される。

第７図のインタレース回路の典型的な動作を第８図のタ
イミング図表を参照して説明する。垂直シフト・レジス
タ２８は垂直シフト・レジスタ線３０に、水平シフト・
レジスタ３４の完全サイクルごとに各線３０に一つのパ
ルスのように、一連のパルスを発生する。Ａサイクルに
おいては、図示のように、信号ＦＡは高く信号Ｆ８は低
い。図示のＢサイクルでは、Ｆ　信号とＦ、信号との極
性は反対式 になる。タイミング信号φｖ２とφＶ３とのパルスは垂
直シフト・レジスタからのパルスと同期しており、負の
φ、２パルスは正のφＶ３パルスより幾分おくれで始ま
る。

正常動作においては、ＣＨＩＰ　ＲＥＳＥＴは接地され
ており、φｖ２信号が高くなっているパルス間期間にリ
セット・ゲート７８によりこの接地線が語線６２〜６８
と接続する。ＣＨＩＰ　ＲＥＳＥＴが接地している状態
では、この回路は通常のインタレース回路と同じである
。しかしながら、φＶ２が低いパルスになっている間は
、語線６２〜６８はリセット・ゲート７８により接ｊｌ
！ＩｃＨＩＰ　ＲＥＳＥＴから切離されている。次に、
選択された垂直シフト・レジスタ線３０１に高いパルス
が来るとブートストラップ・ゲート１６のゲートが充電
され、高いφＶ３パルスを語１！１１６２に通すことが
できるようになる。φ、３信号が立上ると、ブートスト
ラップ・ゲート７６はブートストラップ・ゲート７６と
コンデンサ８０とのブートストラップ動作により導通状
態に保たれる。ゲートｄ９は、そのゲートとドレイン（
線３０１に接続されている）とが、前章でのゲートのよ
うに、同レベルになっているので、断になる。φ、３パ
ルスの時間中、語線６２にあるずべての光電池１０は有
効になっている。

同時に、垂直シフト・レジスタ線３０１により語線６４
を立上げるという同様の動作が起る。φｖ３パルスの後
、水平シフト・レジスタ３４は完全サイクルを行い、語
線６２と６４との有効になっている光電池１０をすべて
読取り、リセットする。

Ａサイクルの間に、シフト・レジスタ線３０１に乗って
いる高レベルのパルスにより語線６２と６４との光電池
が有効になり、シフト・レジスタ＠３０□に乗っている
高レベルのパルスによ・り語線６６と６８との光電池が
有効になる。他方、Ｂサイクルの間には、シフト・レジ
スタ線３０１の高レベルのパルスによりＨＤ　ｅ４と６
６とが有効になり、シフト・レジスタ線３０２の高レベ
ルのパルスにより語線６８とインタレース回路の図示し
てない以降の部分にある一つの語線とが有効になる。こ
のように垂直シフト・レジスタ２８の１サイクルだけで
すべての光電池が読取られることになる。ＦＡ倍信号Ｆ
８信号とは垂直シフト・レジスタ２８のＡサイクルと８
サイクルとが交替すると語線６２〜６８の対になる組合
せを変える。

光電池がすべてリセットする場合、ＣＩＩＩＰ　ｎＥｓ
ＥＴ信号とφ、２信号とはシフト・レジスタ３４の１水
平サイクル以上の期間高くなっている。次にφｖ２信号
が高くなっているパルス間期間に高レベルのＣ旧Ｐ　Ｒ
ＥＳＥＴどすべての語線６２〜６８との間のリセット・
ゲート７８を開く。すべての光電池をリセットするとい
う所望の効果を得るには、φｖ２とＣＩＩＩＰＲＥＳＥ
Ｔとは水平シフト・レジスタ３４の少くとも１サイクル
の間高くなっていなければならない。水平シフト・レジ
スタ３４はφｖ２パルスが高レベルになっている期間内
に一度サイクルを完了するので、φｖ２パルスが高レベ
ルになっているときにすべての光電池がリセットする。

全体がリセットする間に光電池１０から読取られる信号
はすべて、多数の行からの信号の総和であり、結像アレ
ーの利用には重要ではない。また、垂直シフト・レジス
タ線３０またはＦ、線およびＦ８線に現われる信号はす
べてＣＨＩＰ　ＲＥＳＥＴから語線６２〜６８へ転送さ
れる高レベルの信号には影響しない。リセット・ゲート
７８のプートストラップ動作はゲート７６のブートスト
ラップ動作に対して同様に行うことができる。

第４図および第５図の説明と同様に、第７図のＣＨＩＰ
　ＲＥＳＥＴは導通りに使用することができる。一つの
方法では、語線６２〜６８は水平シフト・レジスタ３４
の全読取期間中高くなっている。他の方法では、語線６
２〜６８は水平シフト・レジスタ３４の各々が完全に読
取りを終る前に短期間高レベルのパルスを発生する。

［発明の効果］ このようにして、結像アレー全体が、垂直シフト・レジ
スタのサイクルを完了するに必要な時間ではなく、垂直
シフト・レジスタの１り０ツク周期または、多くとも、
数クロック周期内５にリセットし得ることがわかる。そ
の結果、平均暗電流が減少して明瞭な像が得られる。更
に、リセット動作の開始とシャッタ開放との間の時間が
減少して一層応答の速い電子写真が得られるとともに、
シャッタ自身の機械設計を簡単にすることができる。

【図面の簡単な説明】

第１図は、従来のＭＯＳ光電池の概要図である。 第２図は、ＭＯＳ結像器アレーとその支持回路との概要
図である。 第３図は、単一フレームＭＯＳカメラ用の本発明のもの
とは異なるタイミング図表である。 第４図は、第３図のタイミングを実現するための、イン
タレース・ゲート回路に関する、インタフェース回路の
概要図である。 第５図は、第４図のインタフェース回路に応用した、本
発明の一実施例の概要図である。 第６図は、本発明による単一フレームＭｏＳカメラのタ
イミング図表である。 第７図は、本発明の他の実施例のｍ要因である。 第８図は、第７図の実施例に対する好ましいタイミング
図表である。 （図中符号） １０・・・光電池　　　　　　　１６・・・光電池ゲー
ト２２・・・ピクセル・アレー　　２４・・・語　線２
８・・・垂直シフト・レジスタ ３０・・・垂直シフト・レジスタ線 ３４・・・水平シフト・レジスタ ３８・・・ビット線ゲート　　　４０・・・演算増幅器
４４・・・インタレース・ゲート回路 ４６・・・線路ゲート ４８・・・リセット・ゲート ５０・・・インタレース・ゲート回路 ６２、６４．６６、６８・・・語線 ６９、７０．７２．７４・・・ゲート ７６・・・ブートストラップ・ゲート ７８・・・リセット・ゲート　　８０・・・コンデンサ
手続ネ市−ＩＥ丁ξ 昭和６１年　７月　１日 ＃Ｆｓ　’；：（庁艮官　宇゛賀〕亡■１３　　殿１、
　事件の表示 昭和６１年特許願第４１６２１号 ２、　発明の名称 像検出装置 ６、　補正により増加する発明の教導　〇７、　補正の
対象：　図　而 第２図

Claims (1)

1. 【特許請求の範囲】 １）交差する行と列とに配列された複数の光検出要素か
   ら成る光検出アレーと、 光検出要素の前記列を逐次リセットする手段であって各
   列内の光検出要素をすべて同時にリセットする手段と、 を備えていることを特徴とする像検出装置。 ２）前記アレーは更に、前記行を規定する第１の組の導
   体と、前記列を規定する第２の組の導体とを備え、前記
   各組の導体は、各組の中では平行で、組と組との間では
   垂直になつており、前記光検出要素の各々は前記第１の
   組の一つの導体により制御されるとともに、その信号を
   前記第２の組の一つの導体に転送せしめるようになつて
   おり、更に、前記リセット手段は、予め定めた第１の電
   位を前記第１の導体の組のすべての導体に同時に印加す
   る手段を備えていることを特徴とする特許請求の範囲第
   １項に記載の像検出装置。 ３）前記リセット手段は更に、予め定めた第２の電位を
   前記第２の組の導体に逐次印加する手段を備えているこ
   とを特徴とする特許請求の範囲第２項に記載の像検出装
   置。 ４）前記予め定めた第１の電位を前記第１の導体の組の
   すべての導体に同時に印加する前記手段は、前記第１の
   組の導体ごとに一つづゝの、複数の電界効果トランジス
   タから成るインタレース開閉手段を備えており、前記ト
   ランジスタは、チップ・リセット信号端子と前記第１の
   組のそれぞれの導体との間に結合するチャンネルを備え
   ているとともに、線リセット信号端子に結合するゲート
   を備えていることを特徴とする特許請求の範囲第３項に
   記載の像検出装置。 ５）前記線リセット信号端子は、前記第２の電位を前記
   第２の組の前記導体のすべてに逐次印加するに必要な時
   間より長い周期を有する周期信号の端子であることを特
   徴とする特許請求の範囲第４項に記載の像検出装置。 ６）各光検出要素は、ＭＯＳ感光要素と、該ＭＯＳ要素
   と前記第２の組の一つの導体との間に接続された電界効
   果トランジスタとを備え、そのゲートは前記第１の組の
   一つの導体に接続されており、前記第１の電位を前記第
   １の組の第１の導体に印加すると該第１の導体により制
   御されるすべての光検出要素内の電界効果トランジスタ
   が導通し、前記第２の電位を前記第２の組の第２の導体
   に同時に印加すると前記第１の導体により制御され且つ
   前記第２の導体に接続されているＭＯＳ要素を充電させ
   ることを特徴とする特許請求の範囲第５項に記載の像検
   出装置。 ７）それぞれの組の導体は互いに平行になっており第１
   および第２の組の導体は互いに垂直になっている第１お
   よび第２の組の導体と、更に、個々の感光要素は前記第
   １の組の導体と前記第２の組の導体とに前記第１および
   第２の組の前記導体の任意の交点で動作的に結合してい
   る複数の感光要素と、から成るアレーと、 垂直シフト・レジスタと、 それぞれが前記第１の組の前記導体のそれぞれ一つとリ
   セット信号端子との間で結合するチャンネルを有する複
   数の電界効果トランジスタから成り、前記垂直シフト・
   レジスタの出力に応じて前記第１の組の前記導体をイン
   タレース的に走査するインタレース・バッファ手段と、
   水平シフト・レジスタと、 その入力に加えられる信号を増幅して出力端子に出し且
   つ前記入力を基準電位にセットする増幅器と、 前記水平シフト・レジスタの出力に応答して前記第２の
   導体を前記増幅器の入力端子に逐次結合する出力スイッ
   チ手段と、 を備えていることを特徴とする像検出装置。 ８）前記電界効果トランジスタはクロック信号端子に共
   通に結合しているゲートを有していることを特徴とする
   特許請求の範囲第７項に記載の像検出装置。