JPS61280108A - エンベロ−プ抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はオーディオ信号のエンベロープを抽出するエ
ンベロープ抽出回路に関するものである。

［従来の技術］ 一般に、第３図ａに示すようなオーディオ信号からその
エンベロープを抽出する場合、従来は絶対値回路を通し
て第３図すに示すようにマイナス側をプラス側に反転さ
せた波形をつくり、これを積分回路に導入して第３図Ｃ
に示すようなエンベロープを得ていた。

［発明が解決しようとする問題点］ しかしながら、このような従来のものは、第３図Ｃに斜
線で示す部分を積分回路の積分作用によって満たさなけ
ればならないため、積分回路の時定数を充分大きくしな
ければならず、それだけ応答速度が遅くて、オーディオ
信号の急激な変化に対するエンベロープの追従性が悪い
等の問題点があった。

この発明は上記従来のもののもつ問題点を解決して、積
分回路の時定数を小さくして応答速度を速くすることの
できるエンベロープ抽出回路を提供することを目的とす
るものである。

［問題点を解決するための手段］ この発明は上記目的を達成するため、オーディオ信号の
ピークレベルをホールドするピークホールド回路と、前
記オーディオ信号のピークホールドのための遷移に先立
って前記ピークホールド回路をリセットするリセット回
路と、前記ピークホールド回路の出力を前記リセット回
路のリセットタイミングと１／２周期ずれたタイミング
でサンプルホールドするサンプルホールド回路と、前記
サンプルホールド回路の出力を積分する積分回路とを具
えたものである。

［作　用］ この発明は上記手段を採用したことにより、積分回路は
サンプルホールド回路の出力を積分するため、その時定
数は小さくて済むこととなる。

［実施例］ 以下、図面に示すこの発明の実施例について説明する。

第１図はこの発明の一実施例を示し、１はオーディオ信
号が入力される入力端子、２は入力端子１に入力された
オーディオ信号を増幅する増ｆｉ器、３は増幅器２の出
力すなわち増幅されたオーディオ信号のピークレベルを
ホールドするピークホールド回路であって、ピークホー
ルド回路３は、増幅器２の出力がプラス端子に入力され
る演算増幅器４，１３よびダイオード５からなる理想化
ダイオード回路６と、ピークレベルの電荷を蓄えるコン
デンサ７と、コンデンサ７に並列に接続された抵抗８と
を具え、前記増幅されたオーディオ信号の正のピークレ
ベルをホールドするようになっている。

９は増幅器２の出力すなわち増幅されたオーディオ信号
のピークホールドのための遷移に先立ってピークホール
ド回路３をリセットするリセット回路であって、リセッ
ト回路９は、増幅器２の出力をゼロレベルと比較してゼ
ロ交差点を検出するゼロクロスコンパレータ１０と、ゼ
ロクロスコンパレータ１０の出力から所定のパルスを形
成するパルス形成回路１１と、ダイオード１２と、コン
デンサ７に並列にコレクタ・エミッタ回路が接続され、
パルス形成回路１１の出力パルスがダイオード１２を介
してベースに適用されると導通してコンデンサ７の両端
を短絡させるスイッチングトランジスタ１３とを具え、
前記増幅されたオーディオ信号が負から正に転換するゼ
ロ交差点でピークホールド回路３をリセットするように
なっているａ１４はピークホールド回路３の出力をリセ
ット回路９のリセットタイミングと１／２周期ずれたタ
イミングでサンプルホールドするサンプルホールド回路
であって、サンプルホールド叫１路１４は、初段の高入
力インビーダンスバッファ１５と、終段の高入力インビ
ーダンスバッフ７１６との間に、バイアス抵抗１７を有
するＦＥＴスイッチ１８と、ホールドコンデンサ１９と
を具え、リセット回路９のパルス形成回路１１に接続さ
れたダイオード２０を介して前記増幅されたオーディオ
信号が正から負に転換するゼロ交差点でＦＥＴスイッチ
１８が動作し、この動作タイミングでピークホールド回
路３の出力をサンプルボールドするようになっている。

２１はサンプルホールド回路１４の出力を積分する積分
回路であって、積分回路２１は、抵抗２２およびコンデ
ンサ２３と、バッファ２４とを具えている。２５はエン
ベロープが出力される出力端子である。

上記のエンベロープ抽出回路は、増幅器２の出力におい
て第２図ａの波形を呈するオーディオ信号が入力端子１
に入力されると、ピークホールド回路３が増幅されたオ
ーディオ信号ａの正のピークレベルをホールドするが、
リセット回路９がｂ点において第２図すの波形を呈して
いるから、ピークホールド回路３の出力波形は第２図ｄ
に示すように、増幅されたオーディオ信＠ａが負から正
に転換するゼロ交差点でリセットされた波形となる。こ
の波形ｄはサンプルホールド回路１４に入力されるが、
サンプルホールド回路１４は０点において第２図Ｃの波
形を呈しているから、サンプルホールド回路１４の出力
波形は第２図ｅに示すように、入力波形ｄを増幅された
オーディオ信号ａが正から負に転換するゼロ交差点でサ
ンプルホールドした波形となる。この波形ｅを積分回路
２１が積分して第２図ｆに示すエンベロープを出力する
こととなる。したがって、積分回路２１は第２図ｆに斜
線で示す部分のみを積分作用によって満たせばよく、こ
の部分の面積は第３図Ｃに斜線で示された従来の積分回
路が積分作用によって満たさなければならない部分の面
積に比べてずっと狭いから、積分回路２１の時定数は従
来の積分回路の時定数に比べて大幅に小さくすることが
でき、その結果応答速度が速くなり、オーディオ信号の
急激な変化に対しても充分に追従したエンベロープが得
られることとなる。

なお、上記実施例ではピークホールド回路３はオーディ
オ信号の正のピークレベルをホールドするようにしたが
これに限定するものでなく、また上記実施例ではリセッ
ト回路９はオーディオ信号が負から正に転換するゼロ交
差点でピークボールド回路３をリセットするようにした
がこれに限定するものでなく、さらに上記実施例ではサ
ンプルホールド回路１４はオーディオ信号が正から負に
転換するゼロ交差点でピークホールド回路３の出力をサ
ンプルホールドするようにしたがこれに限定するもので
なく、その他この発明は上記実施例の種々の変更、修正
が可能であることはいうまでもない。

［発明の効果］ この発明は上記のように構成したので、積分回路の時定
数を小さくすることができ、そのため応答速度を速くす
ることができて、オーディオ信号の急激な変化に対して
も充分に追従したエンベローブを得ることができる等の
すぐれた効果を有するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のものの各部の動作波形を示す図、第３図は従
来のものの波形を示す図である。 １・・・入力端子、２・・・増幅器、３・・・ピークホ
ールド回路、４・・・演算増幅器、５・・・ダイオード
、６・・・理想化ダイオード回路、７・・・コンデンサ
、８・・・抵抗、９・・・リセット回路、１０・・・ゼ
ロクロスコンパレータ、１１・・・パルス形成回路、１
２・・・ダイオード、１３・・・スイッチングトランジ
スタ、１４・・・サンプルホールド回路、１５．１６・
・・＾入力インビーダンスバッファ、１７・・・バイア
ス抵抗、１８・・・ＦＥＴスイッチ、１９・・・ホール
ドコンデンサ、２０・・・ダイオード、２１・・・積分
回路、２２・・・抵抗、２３・・・コンデンサ、２４・
・・バッファ、２５・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 １　オーディオ信号のピークレベルをホールドするピー
   クホールド回路と、前記オーディオ信号のピークホール
   ドのための遷移に先立って前記ピークホールド回路をリ
   セットするリセット回路と、前記ピークホールド回路の
   出力を前記リセット回路のリセットタイミングと１／２
   周期ずれたタイミングでサンプルホールドするサンプル
   ホールド回路と、前記サンプルホールド回路の出力を積
   分する積分回路とを具えていることを特徴とするエンベ
   ロープ抽出回路。 ２　前記ピークホールド回路は前記オーディオ信号の正
   のピークレベルをホールドする特許請求の範囲第１項記
   載のエンベロープ抽出回路。 ３　前記リセット回路は前記オーディオ信号が負から正
   に転換するゼロ交差点で前記ピークホールド回路をリセ
   ットする特許請求の範囲第１項記載のエンベロープ抽出
   回路。 ４　前記サンプルホールド回路は前記オーディオ信号が
   正から負に転換するゼロ交差点で前記ピークホールド回
   路の出力をサンプルホールドする特許請求の範囲第１項
   記載のエンベロープ抽出回路。 ５　前記ピークホールド回路は前記オーディオ信号のピ
   ークレベルの電荷を蓄えるコンデンサを具え、前記リセ
   ット回路はリセット時に前記コンデンサの両端を短絡す
   るスイッチングトランジスタを具えている特許請求の範
   囲第１項記載のエンベロープ抽出回路。