JPS61277231A - エラ−バ−スト訂正を行う情報伝送方法及びこの方法を使用する符号化・復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、エラーバースト訂正を行う場合に、サイズｄ
１のブロックＳから成るｎビットを有するコードワード
によりにビットの情報の伝送方法に関する。ここでｉは
１からＳまで変化し、Ｓは要素が２のロア体ＧＦ　（２
）についてＸ　ｎ　＋　１の因数による多項式Ｐｉ（Ｘ
）の数を示し、ａ、は多項Ｐｉ　（Ｘ）の次数を示して
いる。

本発明は、また、この方法を使用する符号化装置及び復
号化装置に関する。

従来の技術 情報又はデータを伝送するときに、少なくとも伝送エラ
ーを検出する方法の必要性が高まってきており、多くの
場合これらのエラー訂正が行なわれている。

伝送における１又は数個のエラーの訂正に関しては多く
の訂正方法があり、多（のコードのタイプの説明が文献
にされている。しかし、情報伝送システムの信転性を向
上させるために、エラーバ−ストを検出して訂正しよう
とする試みが増々なされている。満足のいく性能を可能
にする一群のコードのうちで、最も効果的なコードの１
つは−、ポーズ・チョドーリ・オッケンジエム（Ｂ　Ｈ
Ｃ）コードであり、特にこれらのうちで、リード・ソロ
モンコードが最も有効なうちの１つである。多くの研究
や応用技術がこのリード・ソロモンコードに基づいて行
なわれている。得られたコードワ　“−ドはガロア体Ｇ
Ｆ（２１′′）の要素の組合せとして考えられ、それら
のコードワードを処理するために、論理ゲートから成る
複雑な特別な回路を使用する必要がある。一般的に、こ
れらの回路は、不規則なレイアウトの図で示され、そし
て相当数の特別の接続を必要とする。したがって、これ
らの回路を集積回路の形態で作ることは難しい。その上
、読み出し専用メモリによって必要な多項式の乗算を行
なうならば、最低の次数を超えるとこれらの演算は、集
積形態では極めて複雑になりかつ実行不能になる。

更に、エラーバーストの訂正を行うには、ＢＣＨコード
の場合にも相当数の冗長ビットが必要になる。

発明の要約 本発明の目的は、特に冗長ビットに関してリード・ソロ
モンコードと同様に高価でないコードであって特別でよ
り効果的なものを定義することによって、これらの欠点
を除去するような伝送方法を改良することである。

本発明の他の目的は、容易に集積化されるような完全に
反復する構造を存する符号化装置及び復号化装置を用い
る伝送方法を改良することである。

本発明を厳密に定義する前に、本発明の詳細な説明する
とき、にそして以下の記載にわたって使用する記号につ
いて述べる。

Ａ　（Ｘ）　＝］３　（Ｘ）　　　　　（ｃ（Ｘ）　）
は多項式Ａ　（Ｘ）とＢ　（Ｘ）とがＣ（Ｘ）について
合同のモジュロであることを意味する。すなわち、 Ａ　（Ｘ）　＝Ｃ（Ｘ）　Ｑ　（Ｘ）　＋、Ｂ　（ｘ）
同様に、πｍは多項式Ｍ　（Ｘ）の逆多項式％式％ ここで、ｋ−１は多項式Ｍ　（Ｘ）の最大次数、つまり
、Ｍ　（Ｘ）の最上位の係数が零でないときの次数であ
る。

ｄｉ　　五 多項式Ｐｉ　（Ｘ）　＝Ｆ、□ｐｊＸ’の導関数は、多
項式Ｐｒ（Ｘ）をもって次式で示される。

ｊ奇数 最後に、記号十及びΣは、２進加算、すなわち、モジュ
ロ２加算を示す。特に、回路のハードウェアがこの演算
を実行して排他的論理和を満たすときに、■の記号が用
いられる。

本発明の特徴の１つとして、エラーバーストを訂正する
場合に、サイズｄｉのブロックＳから成るｎビットを有
するコードワードによって、ｋビットを有する情報の伝
送方法が与えられている。

ここでｉは１からＳまで変化し、Ｓは２つの要素を有す
るガロア体ＯＦ　（２）についてＸ’＋１の因数に由来
する多項式Ｐｉ　（Ｘ）の数であり、ｄ。

は多項式Ｐｉ　（Ｘ）の次数を示す。この方法は、伝送
中成の事項を特徴とする。

１゜ 多項式ｍｉ　（Ｘ）の係数から成るブロックのそれぞれ
に対して、伝送情報に関連する次数に−１の多項式Ｍ　
（Ｘ）の逆数である多項式πゴＸＹと、多項式Ｐｉ（Ｘ
）の導関数である多項式ｐｒ　　（Ｘ）の逆数である多
項式Ａｉ（Ｘ）との積を計算する。

２、前記の積を多項代打ゴて「で除算をし、ｍｚ（Ｘ）
＝πゴＸ）Ａｔ　（Ｘ）（丙−〇〇−〕の関係式を用い
て、多項式ｍｉ　（Ｘ）の係数としてこの除算の余りの
係数を得る。これらの係数は伝送される対応するブロッ
クのビットを形成する。

さらに受信特に次のことを特徴とする。

３、受信したブロックのそれぞれに対して、受信ブロッ
クに関連する多項式　ｍｉ’　　（ｘ）の逆数である多
項式−１τｍと、再構成多項式たｎ個の係数を有する多
項式Ｓｉ　ＣＸ）を計算する。前記多項式Ｓｔ　（Ｘ）
の和は、伝送情報Ｍ　ＥＸ＞及びエラーシンドロームを
示す。

４、多項式Ｓｉ　（Ｘ）の最初の（ｎ−ｋ）個の和によ
って、多項式σ（Ｘ）の係数を決定し、この多項式σ（
Ｘ）はエラーブロックｉに相当する多項式Ｐｉ（Ｘ）の
積である。

５、訂正多項式Ｋ　（Ｘ）　＝覧　ｋ、Ｘ’の最上位の
係数ｋを計算する。その結果、次式が示される。

σ１は、有効な訂正をするために最大次数１Ｘの多項式
σ（Ｘ）の係数を示す。

６、多項式Ｓｔ　（Ｘ）の和と同じ重みの係数を有する
多項式Ｋ　（Ｘ）の前記に個の最上位の係数をそれぞれ
加算し、受信情報のに個の訂正ビットを得る。

その方法を用い、且つ、符号化及び復号化回路の十分な
設計特性によって、エラー検出及び訂正回路が十分に反
復的であって、簡単な構成になっているので、多項式５
ｔ（Ｘ）を符号化し“て計算するために同じ構成を採用
することができる。この理由によって集積形態で行う上
で更に大きな利点となる。

さらに、符号化回路が得られ、パイプライン動作が行な
われて最善の方法で使用される。

実施例 本発明による伝送方法で行なわれるサブファミリコード
の選択は、多項式Ｘ’＋１のＳ個の因数Ｐｉ（Ｘ）に分
解されることに基づく。ここで、ｎは、２要素がロア体
ＧＦ　（２）において奇数であり、そしてこの分解につ
いて次の性質にも基づいている。

多項式Ｐｉ　（Ｘ）の導関数の多項式がｐｒ　（Ｘ）で
示され、ｉが１からＳまで変化する場合は、次式が示さ
れる。

この式に対して連続形態の展開ではＸｎ＋Ｘ２″＋・・
・に等しくなる。

についてＳ個の直列のフィルタを考慮して、この関数に
対して情報多項式の係数を連続して与え、そしてもしこ
れらのＳ個のフィルタからの出力を合計するならば、ｎ
クロックパルスの遅れ及び周期ｎを有して人力にｎビッ
トが与えられる。

これらの性質から、符号化ｘｐ；　（Ｘ）Ｍ　（Ｘ）を
Ｐｉ　（Ｘ）で除算したときの余りｍｉ　　（Ｘ）を情
報多項式Ｍ　（Ｘ）に関連付ける伝送方法を認識する。

実際、以下において理解されるように、回路構成に関連
する理由に対しては、この符号化の原則を多少変更して
用いる。

より正確には、ｋビットを有する情報を仮定すれば、情
報多項式は次式で示される。

Ｍ（Ｘ）ｍ０＋ｍｉＸ　＋ｍ２Ｘｎ　　＋　−−−＋ｍ
ｋ−ＩＸ’−’２要素のガロア体ＧＦ　（２）において
次数ｄｉのとなる。

本発明によって情報Ｍ　（Ｘ）を符号化するために、情
報をサイズｄｉのＳ個のブロックｍｉ（Ｘ）からなるｎ
ビットを有するコードワードの形態で配置する。ここで
ｉは１からＳまで変化し、Ｓは因数多項式Ｐｉ　（Ｘ）
の数である。多項式ｍｉ　（Ｘ）は次式で示される。

ｍｉ　（Ｘ）＝Ｍ−〇〇−Ａ＝　（Ｘ）Ｃ丙−〇〇−〕
（１）（１）において、多項式Ａｉ　（Ｘ）は、多項式
Ｐｉ　（Ｘ）の導関数であるｐ；　（Ｘ）の逆数であり
、次式で示される。

Ａえ　（Ｘ）　　＝ｘ”ｐ；　　＜ｘ　−１）Ｓ個のブ
ロックｍｉ（Ｘ）の係数はこのように伝送され、とりわ
け受信特に復号化演算は、伝送情報Ｘｎ−”　Ｍ　（Ｘ
）及びエラーシンドロームの和である多項式を計算する
ことからなる。伝送時にエラーがなくて得られた多項式
の最初の（ｎ　−ｋ）個の係数が零のときシンドローム
は零であり、最後のに個の係数は再構成された情報を示
す。他方、もしエラーが伝送中に生じれば、シンドロー
ムは零にならず、得られた多項式のに個の最上位係数に
加算されるに個の訂正係数が、情報ビットに復帰するた
めに最初の（ｎ−ｋ）個の係数から計算される。

より正確には、受信されたｍｉ’　　（Ｘ）（誤りがな
ければ、ｍ’、　　（Ｘ）＝ｍｉ　（Ｘ））のブロック
に対して、多項式Ｓｉ　（Ｘ）が計算され、その結果Ｓ
ｔ　（Ｘ　）　＝１７ＤσＲｉ　（Ｘ　）　　次数ｎ−
１で示され、マ「は次式で求められる。

マ！　　＝Ｘｄｉリイｉ　（Ｘ−’） Ｓ　（Ｘ）はＳｔ　（Ｘ）を加算して次式によって得ら
れる。

式である。

伝送ブロックｍｉ（Ｘ）のそれぞれに対して、次式が成
り立つ。

ｍｉ’　（Ｘ）’＝ｍｊ　（Ｘ）＋Ｅｉ　（Ｘ）ここで
Ｅｉ（Ｘ）は対応するエラー多項式であり、伝送エラー
がないときは零である。

次式が得られることが証明されている。

ここで２番目の和Σはエラーを含む指数ｉブロックにの
み関連し、そして多項式Ｆｉ　（Ｘ）は次式に示すよう
にエラー多項式Ｅｉ　（Ｘ）と関係している。

Ｆｉ　（Ｘ）　＝Ｘｎｉ−’Ｅｉ　（Ｘ−’）式（３）
において、第１項は有益な情報を示しており、第２項は
伝送中に生じるエラーを示している。

フロックによつυとｎとの間に存在する具の次数を有し
ている。有用な項のうちの最初のｎ−に＝Ｕ個の係数は
零であり、バーレカンプ（ＢｅｒｌｅＫａｍｐ）の復号
代数アルゴリズムを利用することになって式（３）の最
初のＵ個の係数から第２項を得る。

この復号によって次数ｔｄの復号化多項式σａ　（Ｘ）
が生じる。もし次式が成立するならば σｄ（Ｘ）＝σｖ（Ｘ）＝σ（Ｘ）及び１ｖ＝１ｄ＝１
となり、それから分母を正しく定めることができる。以
下の記載では、この条件が満たされていると仮定してい
る。式（３）の第２項のｎ−１に対する累乗Ｕの係数を
再構成してモジュロ２をＳ　（Ｘ）の対応する係数に加
算し、訂正され有用なビットｍ０からｍ　、　−、を再
構成する。

この再構成は次のようになる。

が成り立ち、Ｋ　（Ｘ）が次の訂正多項式で示され、次
数Ｈ（Ｘ）＜ｔ、−１であって、ｔ８が多項式の（Ｘ）
の最大次数であるならば、次式が成立する。

ｔｙ　（Ｘ）Ｋ　（Ｘ）＝Ｈ（Ｘ）　　（Ｘｆｉ＋１）
ａ　　（Ｘ）Ｓ　（Ｘ）＝Ｈ（Ｘ）　　（Ｘｎ　）積ｔ
ｙ　（Ｘ）　Ｓ　（Ｘ）の係数が次数ｕ、ｕ＋ｌ、・・
・、ｎ−１の項について零であり、多項式Ｋ　（Ｘ）が
決定されその係数が次式で定義される。

Ｋ　（Ｘ）ｍｓ　（Ｘ）（Ｘｕ） その最上位係数には次式で示される。

Σ　σｍ・ｋｐ−ｍ　＝　Ｏｎ　　１　＞　ｐ　＞　ｕ
　　（４）２ｔ＜ｕ ここでｔは多項式σ（Ｘ）の有効な次数であり、そして
σ、は多項式σ（Ｘ）のランクｍの係数で゛ある。

上記の仮定２ｔ＜ｕが真であるならば、ｐ＝ｎ、ｎ＋１
、・・・ｎ＋ｕ−１、に対、して次式が成り立つ。

ｋ、＝ｓ、。

ここでｋｐは式（４）で計算される係数であり、Ｓ″９
−７は多項式Ｓ　（Ｘ）の係数を示す。これは、復号演
算が正しく行なわれたということをチェックするための
解決法である。

本発明による伝送方法の原理をこのように説明したが、
第１図は、上記の方法を用いている装置を利用して、符
号化装置の実施例及び多項式Ｓ　（Ｘ）を計算する復号
装置の一部を示している。

−例として、適切な大きさの回路を示すために、奇数で
ある数値２１がｎの値として選択される。

しかしこの値は最適な値でなく、例えば５１又は６３が
因数の均一性のために望ましい。

ｎ＝２１の場合、既約因数に分解して、Ｐ＋　（Ｘ）＝
１＋Ｘ Ｐｇ　（Ｘ）＝１　＋ｘ＋ｘ” Ｐ３　（Ｘ）＝１＋Ｘ＋Ｘｎ Ｐ４　（Ｘ）＝１＋Ｘｎ　＋Ｘ３ Ｐｓ　（Ｘ）＝ｌ　＋Ｘ＋Ｘｎ　＋Ｘ’　＋ＸｂＰｂ　
（Ｘ）　　＝１　＋Ｘ２　　＋Ｘ４　　＋ＸＳ　　＋Ｘ
６が得られる。

符号化装置（第１図）は、線形フィードバックレジスタ
によって形成された計算回路ＣＲＩからＣＲ６から構成
されている。このレジスタ原理は、よく知られており、
例えば、ピーターソン（Ｗ、Ｗ。

Ｐｅｔｅｒｓｏｎ）及びウェルトン・ジュニア（Ｅ、Ｊ
。

Ｗｅｌｄｏｎ、　Ｊｒ、）による“エラー訂正コード（
Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ　ｃｏｄｅｓ）　″
の第２版（１９７２年、ＭＩＴ　　ＰＲＥＳＳ）の第７
章に記載されている。

これらのレジスタは、段１０１．１０２及び１０３、・
・・、１１６から１２１まで、１３０から１４１までか
ら成っている。段１０１．１０２及び１０３、・・・、
１１６から１２１は、直接に又はモジュロ２加算器かい
ずれかを介してそれぞれのブロック内で直列に接続され
ている。段１３０から１４１は、排他的論理和ゲートで
ある。

それぞれのブロックにおいて、最誌段の出力は、多項式
の割算を可能にする線形組合せによって、排他的論理ゲ
ートを介して各種の段の入力フィードバックされている
。その多項式の係数は、減少する順に、多項式によって
レジスタの入力に与えられている。その多項式の１の値
の係数が効果的なフィードバック結合点に関連付けられ
ている。

従って、計算回路ＣＲ６において、段１１６．１１７．
１１８．１２０及び段１２１の出力へのフィードバック
結合によって多項式ｐ、（ｘ）の逆数である多項式Ｎゴ
’ＹＴを除算することが可能である。同様に、計算回路
ＣＲＩからＣＲ５までは、それぞれ石○〇−１Ｌ−○○
−１５−○〇−１乙下Ｃ○−及び■πＹＴによる除算を
実行する。

更に、そのようなレジスタにおいて、前乗算がレジスタ
の各点に入力係数を与えることによって実行されること
が知られている。回路ＣＲ１からＣＲ６は、微分多項式
ｐ＋（ｘ）からＰ二（Ｘ）までの逆数である多項式Ａｌ
　（ｘ）からＡ６　（ｘ）までが確実に乗算を行うよう
にしている。このようにして、多項式Ｐ≦（Ｘ）は１＋
Ｘｔに等しくて、その逆数は、Ｘ２＋１である。入力Ｅ
１に与えられる入力係数は、排他的論理和ゲート１３２
に与えられ、このゲート１３２は最初の段１０４の入力
になり１を乗算する。さらに、入力Ｅ１に与えられる入
力係数は、排他的論理和ゲー）１３３にも与えられ、こ
のゲート１３３は第３の段１０６の入力となりＸ２を乗
算する。同様に、最大次数５の多項式Ｐ６（Ｘ）はＸ２
に等しく、その逆数はＸである。入力Ｅ１は、このよう
に排他的論理和ゲート１３９に結合されており、このゲ
ート１３９は第２の段１１７の入力となってＸを乗算す
る。

最後に、情報Ｍ　（Ｘ）の係数は、全体の符号化装置を
制御するクロックパルスと同期して、増加順、すなわち
ｎｏ　、ｍｉ　、・・・ｍｋに入力Ｅ１で連続して与え
られる。この順を得ることで、実際に入力Ｅ１に与えら
れるのは多項式薊−〇Ｇ−である。結局、それぞれの回
路ＣＲ＋は、Ａｉ　（Ｘ）を乗算を実行し、そして多項
式πゴＹＹを打ゴＹ）で除算する。最後の係数ｍｋが与
えられるやいなや、それぞれのレジスタの段において、
■ゴＴｒＡム（Ｘ）を多項式ＰｒＴｒＹで除算したとの
き余りの係数が得られる。これらの係数は、式（１）に
よるブロックｍｉ　（Ｘ）の係数である。次のクロック
パルスで直ちに出力シフトレジスタ１０１′から１２１
′までに転送されるのはこれらの係数である。その後、
このシフトレジスタは、各種のブロックｍ６（Ｘ）から
ｍ　＋　（Ｘ　）までの係・・・ｍ６で送信器組立体１
００に伝送する。

この組立体１００は、無線や他のタイプのリンクによっ
て伝送することができる。

伝送信号は受信機組立体２００によって受信され、この
組立体はｎビットコードワードのブロックの係数を抽出
し、係数ｍｉを受信して出力Ｓ。

とともに入力シフトレジスタ２０１′から２２１′まで
にその係数を送出する。コードワードのｎ個の係数が入
力レジスタに入力されたとき、それらの係数は、排他的
論理和ゲート２３０から２３８までを有し計算回路ＣＲ
Ｉ’からＣＲ６’までを形成するレジスタ段２０１から
２２１までに並列に転送される。この計算回路ＣＲ１′
からＣＲ６’は、符号化装置の回路ＣＲＩからＣＲ６ま
でにそれぞれ類似しており、線形フィードバックリンク
が特に同一である。これらの計算回路において、線形フ
ィードバックレジスタが多項式丙−〇〇−によって再ル
ープされビット１がこのレジスタの入力に取り入れられ
たとき、上のように定義された多項式Ｒｉ（Ｘ）の連続
する係数は出力で回復されるという性質を利用している
。多項式ｍ：（Ｘ）の係数をレジスタに取り入れること
によって、増加順に多項式Ｓｔ　（Ｘ）　＝マτＤσＲ
ｉ（Ｘ）の係数が出力で連続して得られる。伝送方法及
び選択したコードタイプによって、同じループを有する
同じレジスタが符号化装置及び複合化装置内で使用され
る。復０号化装置は、集積形態で回路を構成すると有利
である。

各種の回路ＣＲＩ’からＣＲ６’までの出力がバイナリ
イ加算器２４０から２４３までによって加算され、出力
ＳＲで増加順に多項式Ｓ　（Ｘ）の連続する係数を与え
る。

第２図は、本発明による復号化装置の関連するエラー検
出及び訂正回路の実施例の図を示す。

ｎ＝２１の例において、情報ビットｋ、すなわち、有用
なビット数として９ビツトを選び、結果として冗長ビッ
トＵ、すなわち、試験ビットとして１２ビツトを選ぶ。

第２図の回路によって、完全な反復回路構成を得るため
初期化について修正して、バーレカンプ・マツシイ（Ｂ
ｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙ）の復号代数アルゴリ
ズムに従って多項式σ（Ｘ）が計算される。

バーレカンプ・マツシイ、アルゴリズムは、例えば、１
９６９年１月第１号ＩＴ−１５のＩ　ＥＥＥのＩｎｆｏ
ｒｍａｔｉｏｎ　Ｔｈｅｏｒｙ　（情報理論）の第１２
２頁から第１２７頁までにＪ、Ｌ、Ｍａｓｓｅｙ　（マ
ツシイ）によって記載されている”　５１１ｉ［ｊ−ｒ
ｅｇｉｓｔｅｒｓｙｎｔｈａｓｉｓ　ａｎｄ　ＢＣＨｄ
ｅｃｏｄｉｎｇ　（シフトレジスタ合成及びＢＣＨ復号
化）”に記載されている。このアルゴリズムは、長さん
の最短の線形フィードバックレジスタを明確にしていて
、有限のＮビットＳｊがフィードバック係数Ｃ４ととも
に与えられている（ｉは１からＬまで変化する）。その
結果次式が成り立つ。

Ｓｊ＋’Ｅ　ｃ、５ｊ−ｔ　＝　Ｏｊ　＞Ｌここで、多
項式Ｓ　（Ｘ）の最初のＵ個の係数Ｓｔから多項式σ（
Ｘ）の計算は、同じタイプである。

それ故、使用する計算アルゴリズムは次の通りである。

Ｆ＝Ｎ−２Ｌ Ｎが処理中のＳ　（Ｘ）の係数のランクであるときに上
式が成立するならば、Ｌは前記の意味を有する。Ｎ＜２
Ｌに対してはＦ＜０となり、Ｎ＞２Ｌに対してはＦ＞Ｏ
となることが明らかである。既知のアルゴリズムにおい
て、Ｂにたいしてσ′を代入しＣに対してσを代入する
ことで次のアルゴリズムが得られる。

１）初期化 Ｎ＝Ｏ１Ｌ＝０　したがってＦ＝Ｏ１ σ（Ｘ）＝１（σ。は常に１に等しい）σ’（Ｘ）＝Ｏ
（σ＝は常に０に等しい）２）　　ＮλＵならば、６）
に行く。その他の場合は、次式を計算する。

ｄＮ−ｋｓ　＠’ｆ　ｆＪ　−ｋ１４−ｊＪ＋＋ｌ ｋＮ＝ＳＮ　Ｑ＜ｌ’Ｊ＜ｕの場合 ｋＨ＝ＯＮ＜０の場合 ３）　もしｄＭ−０又はＦ＜Ｏならば、次式が成立する
。

ｊ上１の場合 Ｆ＋１−Ｆ そして５）に行く ４）ｄｎ＝１でありＦ−と−〇ならば、次式が成り立つ
。

ｊ−と−１の場合 −（Ｆ＋ｌ）→Ｆ そして５）に行く ５）　　ＮをＮ＋１に置き換えて２）に戻る６）Ｎ−ｎ
ならば、停止する。その他の場合は次式を計算する。

σ′（Ｘ）とＦは任意の値である。

７）　　Ｎ１Ｎ＋１で置き換えて６）に戻る。

ステップ１）から５）までは、多項式Ｓ　（Ｘ）の最初
のＵ個の係数を与えている間、多項式σ（Ｘ）−ｎ　　
Ｐｌ（Ｘ）の計算に相当する。ステップ６）ｌ誤り 及び７）は、多項式Ｓ　（Ｘ）の最後のに個の係数を与
えている間、誤り訂正の段階に相当し、その間以前計算
した多項式σ（Ｘ）の係数はメモリに保持されなければ
ならない。

第２図における図は、このアルゴリズムを実行してエラ
ー訂正を行うことができる回路を示している。これらの
回路は、タイプＴ２であり直列に接続されている６個の
同じセル２６１から２６６までから成っていて、多項式
σ（Ｘ）の係数を計算する。それぞれのセルＴ２は、２
つのデータ人力ｃ、ｄｉ２つのデータ出力ｅ、ｆ、及び
２つの制御人力ｇ、ｈを有している。データ出力ｅ、　
ｆは、次のセルの入力ｃ、ｄにそれぞれ接続されている
。第１のセルの入力ｃ、ｄは、それぞれ論理レベルＯ１
１を受け取る。セルＴ２の出力ｆは、ＡＮＤゲート２８
０から２８５までにそれぞれ送られる。その入力は、シ
フトレジスタにの出力段２７１から２７６までの出力に
接続されている。

ＡＮＤゲートの出力の積は、排他的論理和ゲート２８６
から２８９によって加算されている。排他的論理和ゲー
ト２８９の出力は、排他的論理和ゲート２９０に接続さ
れていてバイナリ加算器として使用されており、更に出
力ＳＲで与えられた多項式Ｓ　（Ｘ）の係数を受けてい
る。このゲート２９０の出力は、復号化装置出力Ｓ０を
形成する。

その上、タイプＴ１である５つの同一のセル２５０から
２５４までから成る制御カウンタは、第２図のバイナリ
計算ユニットを制御する。それぞれのセルＴ１は、入力
ｐ及び直列化出力ｑ、状態出力ｔ、阻止人力Ｓ、及び制
御人力ｒから成っている。カウンタに加えて、これらの
制御手段は、そのカウンタの最後の段の状態出力をＮＡ
ＮＤゲート２９５の入力に接続しているインバータ２９
４から成っている。このゲート２９５の出力は、セルＴ
１の制御人力ｒに接続されそしてセルＴ２の制御人力り
に接続されている。最初のセルＴ１の入力ｐは、論理レ
ベルＯに接続されている。

最後に、スイッチ２９１から２９３までから成る制御装
置が与えられている。スイッチ２９１は、セルＴ１の阻
止人力Ｓを論理レベル１又は０のいずれかに接続してい
る。スイッチ２９２は、レジスタにの入力を多項式Ｓ　
（Ｘ）の係数を与える出力ＳＲか又は排他的論理和ゲー
ト２８９の出力にかいずれかに接続されている。スイッ
チ２９３はＮＡＮＤゲート２９５の一方の入力及びセル
Ｔ２の制御人力ｇを加算器２９０の出力か又は論理レベ
ルＯに接続している。

これらの回路の動作を説明する前に、まず第１に第３図
及び第４図を参照してより詳細にセルＴ１及びＴ２の構
成について記載する。第３図は入力及び出力Ｃからｈま
でをセルＴ２とともに示す。

このセルは、第１のシフトレジスタσ′の段３０５及び
第２のシフトレジスタσの対応する段３０８から成って
いる。これらの段は、インバータ３０３とともに、３つ
のＮＡＮＤゲート３０１．３０２．３０４から成る論理
回路によって相互接続されていて、段３０５の入力を入
力Ｃ及びｄの入力のいずれかに接続しているスイッチを
形成している。

そして、これらの段は、制御人力り及びＡＮＤゲ−４３
０６によって制御されている。このＡＮＤゲート３０６
の入力は、段３０５の出力及び制御入力ｇにそれぞれ接
続されていて、ゲート３０６の出力は、排他的論理和ゲ
ート３０７を介して段３０８の入力に接続されている。

このゲート３０７の一方の入力は、この段３０８の出力
に接続されている。セルＴ２の出力ｅＳ　ｆは、段３０
５．３０８の出力からそれぞれ成っている。入力りが論
理レベル１又は０であるかどうかによって、段３０５の
入力がデータ人力Ｃ又はｄに接続されることが明らかに
なる。

その上、段３０５の出力は、排他的論理和ゲート３０７
に接続されていて、このゲート３０７は、入力ｇが論理
レベルｌ又はＯを受けるかどうかによって加算器として
働いたり働らかなかったりする。

第４図は、その入力及び出力がｐからｔまでを有するセ
ルＴ１を示す。このセルは、２つの補数で計数するバイ
ナリ計数器のレジスタＦの段３１３から成っている。す
なわち、最終の段は、Ｆ＞０の場合に符号ビット０を含
み、Ｆ＜Ｏの場合には符号ビット１を含む。それぞれの
セルは、ＮＡＮＤゲ一）３１０、ＡＮＤゲート３１１、
排他的論理和ゲート３１２、及びＮＡＮＤゲート３１４
から成っている。ゲート３１０の入力は入力ｐ及びｒに
接続されていて、ゲート３１１の入力はＮＡＮＤゲート
３１０の出力と阻止人力Ｓとに接続されている。ゲート
３１２の入力はＡＮＤゲート３１１の出力と、段３１３
の出力とに接続されていて、この段３１３の出力はこの
段の入力に接続されている。ゲート３１４の入力は段３
１３の出力とＡＮＤゲート３１１の出力とに接続されて
おり、ゲート３１１の出力がセルの出力ｑになっている
。

セルの状態出力ｔは、段３１３の出力から成っている。

明らかに、阻止人力Ｓがレベル０であるときに、ＡＮＤ
ゲート３１１のみがＯレベルを送出し、段３１３は、ク
ロックパルスごとにこの段を制御して、その状態を維持
する。もし入力Ｓが論理レベル１であるならば、制御人
力ｒが論理レベル１又は０であるかどうかによって、段
３１３は入力ｐの状態（通常の計算Ｆ＋１→Ｆ）をとる
か又は段３１３の内容３１３は反転される（−（Ｆ＋１
）−Ｆ）。段３１３はそれぞれ“クリア”入力リセット
を有していて初期化する。

セルＴ１及びＴ２についてのこの詳細な説明の後に、第
２図における回路動作について指摘する。

最初のＵ個の係数が、出力ＳＲすなわち最初のＵ個のク
ロックパルスの間に与えられたときは、スイッチ２９１
から２９３の位置はａとなる。計数器のセルＴ１は解除
される。

セルＴ２の出力ｆが第２のレジスタσの存在する係数を
与えて、レジスタｋが多項式Ｓ　（Ｘ）の係数ＳＮを連
続して受けとる。ＡＮＤゲート２８０から２８５が積を
計算する。排他的論理和ゲート２８６から２８９が和を
計算して、排他的論理和１にセットされるので加算器２
９０の出力で値エラー数が訂正可能数より大きくな（て
レジスタｋに６つの段と６つめセルＴ２があるならば、
ｔの最大値はｔＸ＝ｕ／２＝６となる。さらに、２の補
数で計算しているので、計数器段の数ｅは２′１λ２ｕ
を満たさなければならない。ｅの４ｔとして５が選択さ
れた。

値ｄＮが、スイッチ２９３によって、最初にセルＴ２の
入力ｇに送られ、第２にＮＡＮＤゲート２９５の入力に
送られる。もしｄ）ｌ＝０か又はもしＦ＜０すなわち計
数器の最終段２５４の符号ビットが１であるならば、ゲ
ート２９５はレベル１を送出する。もしｄ８＝１であり
Ｆ−≧−〇であるならば、ゲート２９５はレベル０を送
出する。したがって、第２図の全回路は、前記したアル
ゴリズムの１）から５）までのステップに従って動作す
る。

値ｄＮは、出力Ｓ０にも送出されるが無視される。

最初のＵ個のクロックパルスの後、訂正されるエラー数
が許容数よりも大きくないならば、カウンタの符号ビッ
トはＯ（正の数）になる。この試験は段２５４の出力Ｓ
ｌで得られる。

最初のＵ個の係数を与えた後、有用なビットの訂正段階
が始まる。そうするために、スイッチ２９１から２９３
はｂの位置にされる。このためスイッチ２９１によって
カウンタＦが制御されるスイッチ２９３は、論理レベル
ＯをセルＴ２の入力ｇに与えて、多項式σ（Ｘ）の係数
が、この第２の段階の間、第２のレジスタσに記憶され
る。

最後に、スイッチ２９２によって排他的論理和ゲ−）２
８９の第３のレジスタにの入力に帰還される。式（４）
によって、積回路及び和回路２８０から２８９までによ
って訂正多項式Ｋ　（Ｘ）の最上位係数に、が連続して
得られる。これらの係数は、バイナリ加算器２９０によ
って多項式Ｓ　（Ｘ）の対応する重みの係数に加えられ
て、出力Ｓに訂正された有用なビットを生じる。

本発明による復号化装置の利点は、ちょうど受け取られ
たコードワードが処理されている間入力レジスタ２０１
′から２２１′までが次のコードワードのブロックと共
に負荷される（第１図）こ゛とである。それ故、時間の
ロスなしに復号化装置の全てにわたって、各クロック周
期を有効利用するパイプライン操作が得られる。

前述において、受け取ったブロックがエラーを含んでい
た場合のみについて考慮している。しかし、ニレ−シャ
の場合も考慮することが可能である。すなわち、伝送チ
ャンネルの一時的な“フエーデングによって、又は欠陥
によって、又はノイズレベルが一時的に上昇した結果に
よって、又は一定数のブロックの消滅となるような原因
によって、あるブロックが受け取られない場合である。

これらの消失は、適当な既知の手段（チャンネルのノイ
ズ測定、パリティビットの追加等）によって受信組立体
で検出される。

これらのニレ−シャを考慮するために、最も簡単な解決
は、レジスタσを１に初期化する代わりで初期化するこ
とである。この多項式は、消去されたブロックに対、応
する多項式Ｐｉ　（Ｘ）の積である。そのような積を得
るために、多項式Ｐｉ　（Ｘ）のそれぞれに対して、σ
（Ｘ）←σ（Ｘ）　Ｐｉ　’（Ｘ）の演算、すなわちシ
フトタイプの演算ｄ１＋１を実行して初期のσ　（Ｘ）
を加算しなければならない。そうするために、既に記述
した復号代数アルゴリズムを実行可能にする回路を使用
することができる。これらの回路で、実際に、次のタイ
プの演算が実行可能となる。

もし次の多項式 を考慮すれば、係数１）ｏ及びｐａｔが常に１に等しく
てｆ　（Ｘ）　Ｐｉ　（Ｘ）の乗算を行うので、タイプ
Ｉのｄ　４−１回の演算を実行することができ、係数ｐ
１からｐａｔ−＋までの値がｄの連続値として採用され
て次の演算が行なわれる。

演算■の第１のラインが常に１に等しい係数ｐｄｉでの
乗算に対応し、第２のラインが１に等しい係数ｐ０を有
する次の多項式Ｐ、。Ｉ（Ｘ）での演算用のレジスタσ
′の初期化に対応する。従って、多項式Ｐｉ（Ｘ）によ
る乗算はｄｉサイクルを要し、このサイクルは、実際に
考慮しているビット数ｄｉに等しいので、有利である。

処理の開始には、第２図の回路とともに使用される場合
のようにσ（Ｘ）が１に初期化され、さらにσ′（Ｘ）
がＸで初期化され、それは１　（例えば、“プリセット
”入力によって）で最初のセルＴ２の初期化の段３０５
によって容易に行なわれる。

αサイクル後、もしαが多項式 のレジスタにおいて多項式σ。、ｆが得られ既に記載し
たアルゴリズムにより復号化を開始する。この復号化の
第１の段階ではαサイクルが遮断され、ニレ−シャに許
容される最大であるＵに高さ等しくなる。第１のレジス
タσ′は、最後のタイプ■の演算によってＸσｏｆｆで
初期化されて復号化される。このタイプ■は既に記載し
た復号化を正しく行うものである。

当然、消去された多項式Ｐｉ（Ｘ）の係数を与えること
が可能であり、しかも復号化回路は、第２図の回路の場
合であるタイプＩ及び■の演算だけでなく、タイプ■の
演算も実行可能であると仮定する。

第５図は第２図のセルＴ２を置き換えることができて、
３つの全ての演算■、■、■を実行できるセルＴ２’の
図を、示している。このセルＴ２’は、データ人力ｃ、
ｄｉデータ出力ｅ、ｆ、制御人力ｇ、素子３０５から３
０８までから成っている。しかし、段３０５の入力を供
給するスイッチは、２つのＡＮＤゲート３１５．３１６
、及び１つの排他的論理和ゲート３１７から成る３つの
位置をもつスイッチに置き換えられる。こめ２つのＡＮ
Ｄゲート３１５．３１６は、一方の入力を入力ｃ、ｄに
それぞれ接続しており、他方の入力をセルの２つの制御
入力ｈ′、ｈ″にそれぞれ接続３０５の入力でＡＮＤゲ
ート３１５．３１６の出力のモジュロ２の和を与えてい
る。入力ｇ、ｈ’、ｈ“での論理レベルの値により、セ
ルＴ２’が次の演算を行う。

第６図は、本発明による誤り検出訂正回路及びニレ−シ
ャ処理回路の図を示す。カウンタがセルＴ１、セルＴ２
の代わりに３４１から３５２までのセルＴ２’、３６１
から３７２までのレジスタに、３８１から３９０までの
バイナリイ乗算及び加算回路、加算器２９０、インバー
タ２９４、ＮＡＮＤゲート２９５．２９１から２９３ま
での制御スイッチを使用しているところに第２図と異な
る特徴がある。Ｕ個のセルＴ２’と第２図の場合のｕ　
／　２の代わりにレジスタにのＵ個の段が用いられてい
る。インバータ３００とともに、２９６から２９９まで
の制御スイッチが更に追加されている。スイッチ２９６
は、セルＴ１の阻止人力Ｓを阻止すべき０の論理レベル
か又は、スイッチ２９１に接続している。スイッチ２９
７は、セルＴ２’の入力ｇとＮＡＮＤゲート２９５の入
力とを、消去されたブロックに相当する多項式Ｐｉ　（
Ｘ）の係数の記憶回路、Ｒ１、Ｒ２か又はスイッチ２９
３に接続する。スイッチ２９８は、セルＴ２’の制御入
力ｈ′を論理レベル１か又はＮＡＮＤゲー）２９５の出
力に接続する。スイッチ２９９は、セルＴ２’の制御入
力ｈ″を、制御信号Ｚを受ける入力か又は、インバータ
３００を介して、ＮＡＮＤゲート２９５の出力に接続す
る。最後に、ＡＮＤゲー）Ｐｅ、計数器Ｃ□、ダウン計
数器Ｄ　、ｅｍｐ、復号器Ｄ　ＩＩ　イ時間信号Ｈ，Ｌ
０、ＲＡＺ％　ｕを与えるシーケンサＳｑから成る制御
回路が更に与えられている。計数器Ｃ０は、ＡＮＤゲー
トＰｅを介してクロックパルスＨを受ける計数入力を有
していて、ゲー）Ｐｅの他の入力は、制御信号Ｃ＊　ｔ
　ｔと信号ＲＡＺを受けるリセット入力とを受ける。カ
ウンタの出力は、ダウン計数器Ｄ　＠ｃａｐの負荷久方
に接続されていて、計数器Ｄ　ａｃｍｐは、クロ・ツク
パルスＨを受けるダウン計数入力を有している。負荷制
御人力“負荷”は信号Ｌ０を受けとり、ダウン計数用の
端子計数出力Ｔｃは、ダウン計数器が零の地位に達っす
ると、値を変える第１の制御信号を与えて、エネーブル
人力Ｅ７が出力Ｔｃに接続される。ダウン計数器のビッ
ト出力は、復号器Ｄ０゜の入力に接続されていて、その
出力は、ダウン計数器がある値に達っするときに、論理
レベル１をとる第２の制御信号を与えている。

それぞれのコードワードを受け始める前に、入力レジス
タ２０１′から２２１′まで（第１図）が、例えば、入
力レジスタの“プリセット”及び“クリア”入力を適切
にワイヤ接続することによって、多項式Ｐｉ（Ｘ）のそ
れぞれの係数ｐ、からｐｌまでで負荷される。このよう
にして、段２０１′は係数ｐＩを含み、段２１６′から
２２１′は係数ｐ６からｐ６を含む。組立体２００から
ブロックｍ　、’　（Ｘ　）の係数が受け入れ始められ
ると、同時にそれらの係数は入力レジスタに入力され、
この入力レジスタが、出力Ｓｃで、減少順で受け取られ
たブロックに相当する多項式Ｐｉ　（Ｘ）の係数を再生
する。さらに、受信組立体２００がブロックｍ　＝　（
ｘ　）を入力レジスタに送出しなければならないと同時
に、ブロックが消去されているかどうかを示す信号Ｃ＊
　ｆ　ｆを与える。シフトレジスタＲ１（第６図）の入
力は出力Ｓｃに接続されている。右シフトレジスタはサ
イズＵを有していて、信号Ｃｅ　ｆ　ｆをエネーブル人
力Ｅイに与えることによってそのように可能化されたと
き、主クロツクパルスＨと同期してシフトされる。それ
故に、信号Ｃ＠ｔｆによって消去されたブロックが現在
受け取られていると知られるときにのみ、このレジスタ
は、出力Ｓｅによって与えられる多項式Ｐｉ　（Ｘ）の
係数を記憶する。３個のブロックｍ　１’　（Ｘ　）の
入力レジスタに記憶が人力されてしまうと、シーケンサ
Ｓ、Ｉは最初に信号Ｌ０を与える。

この信号Ｌ０はシフトレジスタＲ２の入力Ｓ／Ｌに与え
られ、このレジスタＲ２によってレジスタＲ１の内容が
レジスタＲ２に負荷される（さらに、入力レジスタから
ＣＲＩ’からＣＲ６’の計算回路への転送も同様）。そ
れからシーケンサＳＱは、レジスタＲ１をリセットする
ために特にリセット信号ＲＡＺを与える。レジスタＲ１
は、このように、次のコードワードを受け取る準備をし
ている。サイズ容量Ｕを有する左シフトレジスタＲ２に
よって、消去されたブロックに対応する多項式Ｐｉ（Ｘ
）の係数が増加順に連続して再生される。

以後に理解されるように、実際に使用されたＸ’＋１の
因数の多項式の大きさは常に等しくなるようにされ、こ
のようにして制御回路がこの簡単化された場合について
記載されており、この場合に全ての多項式Ｐｉ（Ｘ）が
同じ次数になる。

信号Ｃ＠ｆｆの制御のもとで消去されたブロックごとの
間に、計数器Ｃｆｆ１．、は、ゲートＰｅの送るクロッ
クパルスＨを計数する。コードワードを受信を完了する
と、計数器の内容がレジスタＲ１に記録された係数の数
に等しくなる。この内容は、ダウン計数器り、ｃｍに負
荷され、その負荷制御人力は、信号Ｌ０を受けとり、そ
の後計数器Ｃ，Ｓｐが信号ＲＡＺによって零にリセット
されて次のワードを受け取る。係数がレジスタＲ２によ
って再生されると、ダウン計数器は、零になるまで、ク
ロックパルスＨを減少方向に数えて、レジスタＲ２に含
まれる最後の係数の再生に相当する。その後、ダウン計
数器の出力ＴＣは、新たな値が負荷されるまで、ダウン
計数器を阻止する信号Ｙを与える。

ダウン計数器Ｄ　ｅｃ＋ｓｇ＋がパルスを計数するとき
、そのビット出力は、ダウン計数器の内容が多項式Ｐｉ
　（Ｘ）の次数の倍数に等しくするたびに、制御パルス
Ｚを与える復号器Ｄ　ｌｉｅによって復号化される。

ダウン計数の終了を示す信号Ｙがない限り、スイッチ２
９６から２９９までが位置ａ“にセットされる。ニレ−
シャ処理帰還中こうすることで計数器Ｆを阻止して、レ
ジスタＲ２の与える係数が値ｄ９に対して置き換えられ
、論理レベル１をセルＴ２’の制御入力ｈ′に、信号Ｚ
を入力ｈ“にそれぞれ与える。信号ＺがＯである限り、
セルＴ２−′がタイプＩの演算を実行し、そして多項式
Ｐｉ（Ｘ）の最後のそれぞれの係数を消去したブロック
に対応させて、信号Ｚが状態１に行くことによってタイ
プ■の演算を制御する。

多項式σ。１１の計算段階を終りを示す記号Ｙが現われ
るや否や、スイッチ２９６から２９９までを制御して位
置ａ″にセットする。セルＴ２’の制御入力ｈ′及びｈ
“を直接に又はインバータ３００を介してＮＡＮＤゲー
ト２９５の出力に接続した状態で、第２図の復号化装置
の場合に似た演算に戻り、その結果タイプＩ又は■の演
算が行なわれる。

既に述べたように、ある低い゛次数の多項式をグループ
化することによって同じサイズの多項式Ｐｉ（Ｘ）の場
合になり、Ｘｎ＋１の因数項の次数を多項式Ｐｉ（Ｘ）
の最大次数にもたらす。例えば、ｎ＝６３の場合、因数
分解によって第６の次数の９つの多項式（ｐｓからＰＩ
３まで）、第３の次数の２つの多項式（ｐ、及びＦ４）
、第２の次数のうちの１つの多項式（ｐｚ　）　、第１
の次数の１つの多項式（Ｐｌ）が与えられる。従って、
第６の次数の多項式を更に得るために積Ｐｚ　Ｆ４か又
は積ＰＩ　Ｆ２　Ｆ３を一緒にグループ化することが可
能である。他と同じ次数を有しない少なくとも１つの多
項式が常に存在する。対応するブロックが普遍的に零で
あるとする符号化によって、その多項式を除去する最も
簡単な解決法が存在しており、その多項式が送出されな
いようにする。そうするためには、計算された付加ビッ
トを情報ｒＴＹ）に加算して、その結果このようにして
完了した結果として生じた情報が除去されるべき多項代
打の倍数であるようにすることで十分である。そのよに
するため、剰余計算は次式によって行なわれる。

Ｒ（Ｘ　）　　＝Ｔ；Ｖ”ＵＫ”Ｖ　　（Ｐｊ−ｔ　ｉ
−）そしてこの余りは７７丁「の後に加えられる。この
計算はＰＪ＊ｔｉｍによる除算を行うために、通常の方
法でループ化されたレジスタで行なわれる。

これまで記載されてきた実施例は、バーレカンプ・マツ
シイアルゴリズムに極めて類似する復号化バイナリイア
ルゴリズムに基づいていて、サイる。結果は、次の計算
を続行するために使用される。さて、この積の和は、−
緒に接続された加算器によって行なわれて“ホ”を形成
し、結果がフィードバック結合により計算の余りに使用
されているために、パイプラインタイプの演算を採用す
ることができないので、処理スピードを相当減少するこ
とができる。

本発明の一つの特徴によれば、以前のアルゴリズムから
導入され、且つ、特に多項式Ｓ　（Ｘ）の係数ｓＮが全
てのセルに分散されているという事実によって識別され
た新たなアルゴリズムが開発されてきている。類似して
いる記号及び４つのシフトレジスタσ′、σ、ｑ′、ｑ
を用いて、次のアルゴリズムを用いる。

（σ及びσ′の新たな値を決定する場合１＜ｉ＜ｕ ｑ及びｑ′の新たな値を決定する場合 Ｑ＜ｉ＜ｕ−１） １）初期化 Ｎ＝ＯＬ＝０　　よッテＦ＝。

σ（Ｘ）＝１　　σ’（Ｘ）＝Ｏ ｑ’　（Ｘ）　＝Ｏｑ　（Ｘ）　＝０ ２）　もしＮ２Ｈならば、７）へ行く。その他の場合は
次式を計算する。

ｄｉ＝５Ｎ■ｑ。

３）　もしｄＮ＝０ならば、次式が成り立つ。

も　　　　　　リ ２　　■ 碧　　　　　　　　　　　ｙ　　■ 腐　　　　　　−力　− く　　　　　　　↑　（′ＦＪ ←　　　−ｇ９ ｏ　　　　　ｏ　　　　　ｅＩｌｃｒ　　　　　　　　
　　　Ｉｆ■　　も ゛び　　■ −２・　　−・、−； 〜、・・　　■　　　　■ ゲ　　■ ゛も°“　■　　　　■ 一↓　　↓　　↓　　↑　■ も　　＋１５　　も　　、、　ａ；　　　　　　　ｚσ
　　■ く口　　　　　　　　　　　　　　　　　　　■騨 ｅ　　　　　　　　　↓　　　↓ Φ　　　　　　　：　　：　　　壇　　　峙口Ｓ　　↑
　↑　Ｑ（− さ　　　　　　　　　　　ｂ　　　　　　　品メ ■ 以前使用したアルゴリズムにおけるように、最初のステ
ップ１）から６）までが、多項式Ｓ　（Ｘ）の最初のＵ
個の係数を与えている間、多項式ブ７）から８）までが
、多項式Ｓ　（Ｘ）の最後のに個の係数を与えている間
、エラー訂正段階に一致する。この間以前計算された多
項式σ（Ｘ）の係数がメモリに保持されなければならな
い。

第７図は、この新たなアルゴリズムを与えて誤り訂正及
びニレ−シャ訂正をする回路を示している。これらの回
路は、縦続形態をなしていてタイプＴ３といわれる同゛
−の１２個のセル４００．０か・ら４００．１１までか
ら成っている。このタイプのうちの１つのセルが第８図
に示されている。このセルは、４つのレジスタσ′、σ
、ｑ′、ｑに属する４つの段４２０から４２３までから
成っている。

４つの段は同じランクを有していない。段４２２及び４
２３はランクｉを有しており、段４２０及び４２１はラ
ンクｉ＋ｌを有している。ここでｉはＯからｕ−１まで
変化する。セルＴ３は、第１グループの２つのデータ入
力Ｃ′、ｄ′及び２つのデータ出力ｅ′、ｆ′１．第２
グループの２つのデータ人カポ、ｎ′及び２つのデータ
出力ｐ′、ｑ′、２つの制御入力ｈ′、ｈ″、２つの係
数人力ｊ、ｋから成っている。段４２０及び４２２の入
力は、第５図のＴ２’に使用されているのと同じタイプ
の３つの位置を有するスイッチの出力にそれぞれ接続さ
れている。段４２０に接続されたスイッチは、２つのＡ
ＮＤゲート４２４．４２５、及び１つの排他的論理和ゲ
ート４２６から成っており、制御入力ｈ′、ｈ″Ｉに存
在する論理レベルにより、段４２０に人力Ｃ′に存在す
るデータか又は入力ｄ′に存在するデータか又は２人力
でのデータのモジュロ２の和を与えている。段４２２に
接続しているスイッチは、２つのＡＮＤゲート４２７．
４２８．１つの排他的論理和ゲート４２９から成ってい
て、制御入力ｈ′、ｈ″に存在する論理レベルにより、
段４２２に排他的論理和ゲート４３３の出力におけるデ
ータか又はセルの出力ｑ′に存在するデータか又はその
スイッチの両方の入力に存在するデータのモジュロ２の
相かを与える。排他的論理和ゲート４３３の出力はセル
の出力ｐ′にも接続されていて、一方その入力は段４２
２の出力とＡＮＤゲート４３２の出力とに接続されてい
る。ゲート４３２の入力は、セルの入力Ｃ′、ｊにそれ
ぞれ接続されている。

段４２３の出力は、排他的論理和ゲート４３５を介して
出力ｑ′に接続されていて、ゲート４３５の他の入力は
、ＡＮＤゲート４３４に接続されている。このＡＮＤゲ
ートの入力は、セルの入力ｄ′、ｊにそれぞれ接続され
ている。段４２１の入力は、排他的論理和ゲート４３１
の出力を受けていて、このゲート４３１の入力は、段４
２１の出力とＡＮＤゲー）４３０の出力とにそれぞれ接
続されている。このゲート４３０の入力は、入力にとセ
ルの出力ｅ′とに接続されていて、この出力ｅ′自体は
、段４２０の出力に接続されている。セルの入力ｎ′が
排他的論理和ゲート４３７を介して段４２３０入力に接
続されていて、その他方の入力がＡＮＤゲート４３６の
出力を受けている。このＡＮＤゲートの入力がセルの入
力ｍ′及びｋに接続されている。最後に、セルの出力ｆ
′は段４２１の出力から成っている。

第７図に戻って、セルＴ３が一緒に接続されている結果
第１グループのセルの出力ｅ′、ｆ′が次のセルの第１
グループの入力Ｃ′、ｄ′に接続されており、一方この
次のセルの第２グループの出力ｐ′、ｑ′が関係するセ
ルの第２のグループの入力ｍ′、ｎ′に接続されている
。

その上、最初のセルＴ３．４００．０の入力Ｃ′が論理
レベルＯであり、このセルの入力ｄ′は、制御スイッチ
４０５により、Ｓ　（Ｘ）の最初のＵ個の係数を与えて
いる間レベル１か又はその時間の残りの間レベル０かに
結合される。ところが一方、この最初のセルの出力ｑ′
は、バイナリ加算器４０６（排他的論理和ゲート）の入
力に結合されていて、この加算器４０６の出力は復号化
装置の出力Ｓ。

を形成しており、その入力は出力ＳＲ（第１図）が与え
る多項式Ｓ　（Ｘ）の係数ｓＮを受け入れている。その
上、セルＴ３の全ての入力ｊ及び全ての入力ｋにそれぞ
れ接続された２本の配線ライン４０１、及び４０２が与
えられている。σ（Ｘ）の計算の第１の段階の間、すな
わちＳ　（Ｘ）の最初のＵ個の係数を与える間、ライン
４０１は、スイッチ４０４を介して係数３９を受けとり
、そしてライン４０２は、スイッチ４０３を介して第１
のセルの出力ｑ′の計算されたｄＮを受けとる。最後の
セルＴ３．４００．１１の出力ｅ′、ｆ′は、ＡＮＤゲ
ート４０８．４０９を介してこのセルの入力ｍ′、ｎ′
に帰還されている。このＡＮＤゲート４０８．４０９の
他の入力は、配線ライン４０１に接続されている。

その上、第２図の回路のように、第７図の回路は、セル
２５０から２５４までセルＴ１から成る計数器Ｆより構
成されている。その阻止人力Ｓはスイッチ２９１に接続
されていて、その最終段２５４の状態出力ｔは、インバ
ータ２９４を介してＮＡＮＤゲート２９５に接続されて
いて、ゲート２９５の他の入力は配線ライン４０２に接
続されている。ゲート２９５の出力は、セルＴ１の制御
人力ｒと、直接セルＴ３の入力ｈ′と、インバータ４１
０を介してこれらのセルＴ３の入力ｈ″とに常に接続さ
れてりる。多項式Ｓ　（Ｘ）の最初のＵ個の係数を与え
る間、スイッチ２９１と４０３から４０５まではａの位
置にあり、回路は今まで説明した新たなアルゴリズムの
ステップ１）から６）までによって動作する。次のに個
の最上位の係数を与える間、スイッチ２９１と４０３か
ら４０５までがｂに位置している。計数器Ｆが阻止され
、ライン４０２は論理レベルＯを受けと袷、ライン４０
１係数ｓＨの代わりに係数ｄＮを受けとる。

ところが一方出力Ｓ０ば、新たなアルゴリズムのステッ
プ７）及び８）によって、情報Ｍ　（Ｘ）の訂正された
有用なビットを与えている。

第２図の回路のように、第７図の回路図は、セルＴ３が
３つの位置をもつスイッチを備えているとき、一層容易
に第６図の場合と同じ制御回路を別に加えることによっ
て、ニレ−シャの処理に適応できるようにされているこ
とが明らかである。

第６図の場合のように、σ（Ｘ）を１に、そして／（Ｘ
）をＸに、それぞれ初期化しなければならない。

新たなアルゴリズムの明らかな利点のうちの１つは次の
通りである。明らかに簡単に解決しえる問題として認識
されている係数ｄＮ及びｓＮのＵ個のセルに対する分散
の問題によって、乗算及び加算の樹枝状のバイナリ回路
における遷移時間の問題をＵ入力に置き換えて、長いコ
ードワードに対しても処理速度を大幅に向上させるとい
うことである。

本発明は、最も実際的であって好ましい実施例であると
考えられるものについて記載されているけれども、本発
明が開示された実施例に制限されるものではなく、反対
に特許請求の範囲の精神及び範囲内に含まれる各種の変
更や等価装置にも及ぶものである。特許請求の範囲には
、そのような全ての変更や等測的な構造体を含むものと
して最も広い解釈が与えられるべきものである。

【図面の簡単な説明】

第１図は本発明の一実施例における符号化回路及び情報
の和を計算するための回路を示す機能図、及び受信時の
シンドロームを示す機能図、第２図は本発明によるエラ
ー検出及び訂正回路を示す図、 第３．４図は第２図の回路に使用されるセルを示す図、 第５図はニレ−シャを処理するための修正セルを示す図
、 第６図はニレ−シャを処理するための第２図によるエラ
ー検出及び訂正回路を示す図、第７図は修正アルゴリズ
ムで動作し、本発明によるエラー検出及び訂正回路を示
す図、第８図は第７図の回路に使用されるセルを示す図
である。 １００・・・送信器組立体、１０１−１２１・・・レジ
スタ、１３０〜１４１・・・排他的論理和ゲート、１０
１′〜１２１′・・・レジスタ、ＣＲＩ〜ＣＲ６・・・
計算回路、２００・・・受信器組立体、２０１〜２２１
−・・レジスタ、２３０〜２４３・・・排他的論理和ゲ
ート、２０１′〜２２１′・・・レジスタ、Ｔ１、Ｔ２
・・・セル、ｋ、σ′、σ、ｋ・・・シフトレジスタ。

Claims (3)

【特許請求の範囲】
1. （１）ｉが１からｓまで変化し、ガロア体ＧＦ（２）が
   ２つの要素と多項式Ｐｉ（Ｘ）の次数ｄ＿ｉとを有して
   いるときにｓがガロア体ＧＦ（２）についてＸ＾ｎ＋１
   の因数分解から生ずる前記多項式Ｐｉ（Ｘ）の数である
   場合に、サイズｄ＿ｉのｓブロックを形成しているｎビ
   ットを有するコードワードによって、エラーバーストを
   訂正するｋビットの情報伝送方法において、伝送時に、
   （ａ）多項式＠Ｍ（Ｘ）＠が伝送情報に関連する次数ｋ
   −１の多項式Ｍ（Ｘ）の逆数であり、多項式Ａ＿ｉ（Ｘ
   ）が多項式Ｐｉ（Ｘ）の導関数である多項式Ｐ＿ｉ′（
   Ｘ）の逆数である場合に、多項式ｍ＿ｉ（Ｘ）の係数を
   構成するブロック毎に＠Ｍ（Ｘ）＠とＡ＿ｉ（Ｘ）との
   積を計算し、（ｂ）前記の積を多項式＠Ｐｉ（Ｘ）＠で
   除算し、多項式ｍ＿ｉ（Ｘ）の係数として、ｍ＿ｉ（Ｘ
   ）≡＠Ｍ（Ｘ）＠Ａ＿ｉ（Ｘ）〔Ｐｉ（Ｘ）〕の関係式
   によって前記除算の余りの係数を採用し、前記係数が伝
   送された対応するブロックのビットを構成し、さらに、
   受信時に （ｃ）多項式＠ｍ＿ｉ（Ｘ）＠が受け取られたブロック
   に関連する多項式ｍ＿ｉ（Ｘ）の逆数であり、再構成多
   項式Ｒ＿ｉ（Ｘ）＝（Ｘ＾ｎ＋１）／（Ｐｉ（Ｘ））が
   伝送情報Ｘ＾ｎ＾−＾ｋ・Ｍ（Ｘ）と、エラーシンドロ
   ームとの重ね合わせを示す多項式Ｓｉ（Ｘ）の和である
   場合に、受信したブロック毎に、ｍ＿ｉ′（Ｘ）とＲｉ
   （Ｘ）との積であるｎ個の係数を有する多項式Ｓｉ（Ｘ
   ）を計算し、 （ｄ）前記多項式Ｓｉ（Ｘ）の和の最初の（ｎ−ｋ）個
   の係数によって、誤りのあるブロックｉに一致する多項
   式Ｐｉ（Ｘ）の積である多項式σ（Ｘ）の係数を決定し
   、 （ｅ）σ＿ｍが有効な訂正用に認められる最大次数ｔ＿
   ｘの、前記多項式σ（Ｘ）の係数を示し、ｋ＿ｐ＿−＿
   ｍが訂正多項式Ｋ（ｘ）の係数を示し、Ｋ（ｘ）≡Σ＾
   ｓ＿ｊ＿＝＿１Ｓ＿ｊ（Ｘ）〔Ｘ＾ｎ＾−＾ｋ〕且つΣ
   ＾（ｔ＿ｘ）＿ｍ＿＝＿０σｍ・ｋ＿ｐ＿−＿ｍ＝０ｎ
   −１≧ｐ≧ｎ−ｋの場合が成り立つ場合に、前記訂正多
   項式Ｋ（Ｘ）のｋ個の最上位の係数を計算し、（ｆ）受
   信した情報をｋビット訂正するために、多項式Ｓｉ（Ｘ
   ）の前記和の同じ重みの係数とともに前記多項式Ｋ（Ｘ
   ）の前記最大次数の係数それぞれを合計する段階から成
   ることを特徴とする方法。
2. （２）ｉが１からｓまで変化し、ガロア体ＧＦ（２）が
   ２つの要素と多項式Ｐｉ（Ｘ）の次数ｄ＿ｉとを有して
   いるときにｓがガロア体ＧＦ（２）についてＸ＾ｎ＋１
   の因数分解から生ずる前記多項式Ｐｉ（Ｘ）の数である
   場合に、サイズｄ＿ｉのｓブロックを形成しているｎビ
   ットを有するコードワードによって、エラーバーストを
   訂正するｋビットの情報伝送システムにおいて、 （ａ）伝送されるべきｓ個のブロックをそれぞれ計算す
   るためのｓ個の計算回路であって、前記回路のそれぞれ
   は線形帰還レジスタから成っていて、前記帰還レジスタ
   は増加順に前記ｋビットの情報を所定の入力で受け取り
   、前記所定の入力が多項式Ｐｉ（Ｘ）の導関数である多
   項式Ｐ＿ｉ′（Ｘ）の逆数のＡ＿ｉ（Ｘ）による前乗算
   を確実に行うように配置されていて、前記Ｐｉ（Ｘ）は
   、考慮されている計算回路に関連付けられていて、前記
   線形帰還レジスタのそれぞれの帰還接続は関連する多項
   式 Ｐｉ（Ｘ）の逆数の多項式＠Ｐｉ（Ｘ）＠による除算を
   行うように配置されていて、 （ｂ）前記情報の最後のビットが前記計算回路に導入さ
   れるやいなや、前記線形帰還レジスタに存在する伝送さ
   れるべきｎビットのコードワードを前記線形帰還レジス
   タから抽出するための抽出手段と、 （ｃ）前記ｎビットのコードワードを伝送するための伝
   送器組立体及び受信手段と、 前記受信手段が （ｄ）前記伝送されたｎビットのコードワードを受信す
   るための受信器組立体と、 （ｅ）＠ｍ＿ｉ′（Ｘ）＠が多項式ｍ＿ｉ′（Ｘ）の逆
   数の多項式であり、Ｒ＿ｉ（Ｘ）＝（Ｘ＾ｎ＋１）／（
   Ｐｉ（Ｘ））が再構成多項式であり、ｓ個の計算回路が
   線形帰還レジスタをそれぞれ備えていて、その帰還レジ
   スタの帰還接続が多項式Ｐｉ（Ｘ）の逆数の＠Ｐｉ（Ｘ
   ）＠によって除算するように配置されている場合に、次
   の関係式 Ｓｉ（Ｘ）＝＠ｍ＿ｉ′（Ｘ）Ｒ＿ｉ＠（Ｘ）によって
   それぞれの多項式Ｓｉ（Ｘ）の係数を計算するために、
   ｍ＿ｉ′（Ｘ）の多項式を有していて、受け取られたｓ
   個のブロックをそれぞれｓ個の計算回路に転送するため
   の手段と、（ｆ）前記全ての多項式Ｓｉ（Ｘ）を合計す
   るための加算手段と、 （ｇ）第１のシフトレジスタσ′及び第２のシフトレジ
   スタσ、前記第１のシフトレジスタと第２のシフトレジ
   スタとを相互接続するための論理回路、第３のシフトレ
   ジスタＫ、前記第２及び第３のレジスタの内容の積を項
   ごとに計算して前記積の和を求めるためのバイナリ乗算
   ・加算回路、前記和を多項式Ｓｉ（Ｘ）の加算多項式の
   対応する係数に加算するためのバイナリ加算器、及び前
   記論理回路を監視するための制御係数器を備える監視回
   路を有するバイナリ計算装置と、 （ｈ）Ｆ＝Ｎ−２Ｌのとき １）初期化 Ｎ＝０、Ｌ＝０よってＦ＝０、 σ（Ｘ）＝１（σ＿０は常に１に等しい） σ′（Ｘ）＝０（σ′は常に０に等しい） ２）もしＮ≧ｕならば、６）へ行く。その他の場合次式
   を計算する。 ｄ＿Ｎ＝ｋ＿Ｎ＾■Σ＾（ｔ＿ｘ）＿ｊ＿＝＿１σ＿ｊ
   ・ｋ＿Ｎ＿−＿ｊここでｔ＿ｘ＝ｕ／２ そしてｋ＿Ｎ＝ｓ＿Ｎ　０≦Ｎ＜ｕの場合 そしてｋ＿Ｎ＝０　Ｎ＜０の場合 ３）もしｄ＿Ｎ＝０又はＦ＜０ならば、次式が成り立つ
   。 ｉ≧１の場合 ｛Ｘσ′（Ｘ）→σ′（Ｘ）、 σ（Ｘ）■ｄ＿Ｎσ′（Ｘ）→σ（Ｘ）｝すなわち｛σ
   ′＾（＾Ｎ＾＋＾１＾）＿ｉ←σ′＾（＾Ｎ＾）＿ｉ＿
   −＿１、σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾）
   ＿ｉ■ｄ＿Ｎσ′＾（＾Ｎ＾）＿ｉ｝Ｆ＋１→Ｆ そして５）に行く ４）もしｄ＿Ｎ＝１であってＦ≧０ならば、次式が成り
   立つ。 ｉ≧１の場合 ｛Ｘσ（Ｘ）→σ′（Ｘ）、 σ（Ｘ）■σ′（Ｘ）→σ（Ｘ）｝すなわち｛σ′＾（
   ＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾）＿ｉ＿−＿１、
   σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾）＿ｉ■σ
   ′＾（＾Ｎ＾）＿ｉ｝そして５）へ行く ５）ＮをＮ＋１に置き換えて２）に戻る。 ６）もしＮ＝ｎならば、停止する。その他の場合次式を
   計算する。 ｋ＿Ｎ＝Σ＾（ｔ＿ｘ）＿ｊ＿＝＿１σ＿ｊ・ｋ＿Ｎ＿
   −＿ｊσ（Ｘ）→σ（Ｘ）すなわちσ＾（＾Ｎ＾＋＾１
   ＾）＿ｉ←σ＾（＾Ｎ＾）＿ｉ７）ＮをＮ＿ｔに置き換
   えて６）に戻る。 ここでｄ＿Ｎは前記バイナリ計算装置のバイナリ加算器
   の出力で与えられる係数であり、Ｆは前記監視回路の制
   御計数器に書き込まれた数であり、ｕ＝ｎ−ｋであり、
   その結果誤りブロックｉに一致する多項式Ｐｉ（Ｘ）の
   積である多項式σ（Ｘ）の係数はその周期の終りに前記
   第２のレジスタに存在し、その周期の間前記加算手段は
   前記多項式Ｓｉ（Ｘ）の和の最初のｎ−ｋ個の係数を与
   え、そしてその結果、前記周期の終りに前記多項式 σ（Ｘ）が、前記多項式Ｓｉ（Ｘ）の和のｋ個の最上位
   の係数を与える周期の間、前記第２のレジスタに維持さ
   れ、前記乗算・和算回路が訂正多項式Ｋ（Ｘ）のｋ個の
   最上位の係数ｋ＿Ｎを与えて、前記バイナリ加算器が受
   信情報のｋ個の訂正ビットを与える前記のアルゴリズム
   により前記バイナリ計算装置を操作するための制御手段
   とから成る伝送手段を備えることを特徴とする伝送シス
   テム。
3. （３）ｉが１からｓまで変化し、ガロア体ＧＦ（２）が
   ２つの要素と多項式Ｐｉ（Ｘ）の次数ｄ＿ｉを有してい
   るときにｓがガロア体ＧＦ（２）についてＸ＾ｎ＾＋＾
   １の因数分解から生ずる前記多項式Ｐｉ（Ｘ）の数であ
   る場合に、サイズｄ＿ｉのｓブロックを形成しているｎ
   ビットを有するコードワードによって、エラーバースト
   を訂正するｋビットの情報伝送システムにおいて、 （ａ）伝送されるべきｓ個のブロックをそれぞれ計算す
   るためのｓ個の計算回路であって、前記回路のそれぞれ
   は線形帰還レジスタから成っていて、前記帰還レジスタ
   は増加順に前記ｋビットの情報を所定の入力で受け取り
   、前記所定の入力が多項式Ｐｉ（Ｘ）の導関数である多
   項式Ｐ＿ｉ′（Ｘ）の逆数のＡ＿ｉ（Ｘ）よる前乗算を
   確実に行うように配置されていて、前記Ｐｉ（Ｘ）は、
   考慮されている計算回路に関連付けられていて、前記線
   形帰還レジスタのそれぞれの帰還接続は関連する多項式 Ｐｉ（Ｘ）の逆数の多項式＠Ｐｉ（Ｘ）＠による除算を
   行うように配置されていて、 （ｂ）前記情報の最後のビットが前記計算回路に導入さ
   れるやいなや、前記線形帰還レジスタに存在する伝送さ
   れるべきｎビットのコードワードを前記線形帰還レジス
   タから抽出するための抽出手段と、 （ｃ）前記ｎビットのコードワードを伝送するための伝
   送器組立体及び受信手段と、 前記受信手段が （ｄ）前記伝送されたｎビットのコードワードを受信す
   るための受信器組立体と、 （ｅ）＠ｍ＿ｉ′（Ｘ）＠が多項式ｍ＿ｉ′（Ｘ）の逆
   数の多項式であり、Ｒ＿ｉ（Ｘ）＝（Ｘ＾ｎ＋１）／（
   Ｐｉ（Ｘ））が再構成多項式であり、ｓ個の計算回路が
   線形帰 還レジスタをそれぞれ備えていて、その帰還レジスタの
   帰還接続が多項式Ｐｉ（Ｘ）の逆数の＠Ｐｉ（Ｘ）＠に
   よって除算するように配置されている場合に、次の関係
   式 Ｓｉ（Ｘ）＝＠ｍ＿ｉ′（Ｘ）＠Ｒｉ（Ｘ）によってそ
   れぞれの多項式Ｓｉ（Ｘ）の係数を計算するために、ｍ
   ＿ｉ′（Ｘ）の多項式を有していて、受け取られたｓ個
   のブロックをそれぞれｓ個の計算回路に転送するための
   手段と、 （ｆ）前記全ての多項式Ｓｉ（Ｘ）を合計するための加
   算手段と、 （ｇ）第１のシフトレジスタσ′及び第２のシフトレジ
   スタσと、前記第１のシフトレジスタと第２のシフトレ
   ジスタとを相互接続するための第１の論理回路と、第３
   のシフトレジスタｑ′及び第２のシフトレジスタｑと、
   前記第３のレジスタ及び第４のレジスタをそれらの間で
   あって前記第１のレジスタ及び第２のレジスタと共に相
   互接続するための第２の論理回路と、前記第４のレジス
   タの最後の出力に存在する係数を多項式Ｓｉ（Ｘ）の和
   多項式の対応する係数に加算するためのバイナリ加算器
   と、一方では最初のｎ−ｋ個の係数を与える周期の間多
   項式Ｓｉ（Ｘ）の和多項式の連続する係数によって、他
   方では最後のｋ個の係数を与える周期の間前記第４のレ
   ジスタの出力係数によって、前記第１のレジスタ及び第
   ２のレジスタの最終段の出力の積を前記第３のレジスタ
   及び第４のレジスタの最初の段の入力にそれぞれ与える
   ための２つの相互接続ＡＮＤゲートと、制御係数器から
   成り前記第１の論理回路及び第２の論理回路を監視する
   ための監視回路とを備えるバイナリ計算装置と、 （ｈ）Ｆ＝Ｎ−２Ｌのとき １）初期化 Ｎ＝０、Ｌ＝０よってＦ＝０、 σ（Ｘ）＝１、σ′（Ｘ）＝０ ｑ′（Ｘ）＝０、ｑ（Ｘ）＝０ ２）もしＮ≧ｕならば、７）へ行く。その他の場合次式
   を計算する。 ｄ＿Ｎ＝ｓ＿Ｎ■ｑ＾（＾Ｎ＾）＿０ ３）もしｄ＿Ｎ＝０ならば、次式が成り立つ。 ｛Ｘσ′（Ｘ）→σ′（Ｘ）、 σ（Ｘ）→σ（Ｘ）、 ｑ′（Ｘ）■ｓ＿Ｎσ′（Ｘ）→ｑ′（Ｘ）、〔ｑ（Ｘ
   ）■ｓ＿Ｎσ（Ｘ）〕Ｘ＾−＾１→ｑ（Ｘ）｝すなわち
   ｛σ′＾（＾Ｎ＾＋＾１＾）＿ｉ←σ′＾（＾Ｎ＾）＿
   ｉ＿−＿１、σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ
   ＾）＿ｉ、ｑ′＾（＾Ｎ＾＋＾１＾）＿ｉ←ｑ′＾（＾
   Ｎ＾）＿ｉ■ｓ＿Ｎσ′＾（＾Ｎ＾）＿ｉ、ｑ＾（＾Ｎ
   ＾＋＾１＾）＿ｉ←ｑ＾（＾Ｎ＾）＿ｉ＿＋＿１■ｓ＿
   Ｎσ＾（＾Ｎ＾）＿ｉ＿＋＿１｝Ｆ＋１→Ｆ そして６）へ行く ４）もしｄ＿Ｎ＝１であってＦ＜０ならば、次式が成り
   立つ。 ｛Ｘσ′（Ｘ）→σ′（Ｘ）、 σ（Ｘ）■σ′（Ｘ）→σ（Ｘ）、 ｑ′（Ｘ）■ｓ＿Ｎσ′（Ｘ）→ｑ′（Ｘ）｝すなわち
   ｛σ′＾（＾Ｎ＾＋＾１＾）＿ｉ←σ′＾（＾Ｎ＾）＿
   ｉ＿−＿１、σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ
   ＾）＿ｉ■σ′＾（＾Ｎ＾）＿ｉ、ｑ′＾（＾Ｎ＾＋＾
   １＾）＿ｉ←ｑ′＾（＾Ｎ＾）＿ｉ■ｓ＿Ｎσ′＾（＾
   Ｎ＾）＿ｉ｝〔ｑ（Ｘ）■ｓ＿Ｎσ（Ｘ）〕Ｘ＾−＾１
   ■〔ｑ′（Ｘ）■ｓ＿Ｎσ′（Ｘ）〕Ｘ＾−＾１→ｑ（
   Ｘ）ｉ．ｅ．ｑ＾（＾Ｎ＾＋＾１＾）＿ｉ←ｑ＾（＾Ｎ
   ＾）＿ｉ＿＋＿１■ｓ＿Ｎσ＾（＾Ｎ＾）＿ｉ＿＋＿１
   ■ｑ′＾（＾Ｎ＾）＿ｉ＿＋＿１■ｓ＿Ｎσ′＾（＾Ｎ
   ＾）＿ｉ＿＋＿１Ｆ＋１→Ｆ そして６）へ行く ５）もしｄ＿Ｎ＝１であってＦ≧０ならば、次式が成り
   立つ。 ｛Ｘσ（Ｘ）→σ′（Ｘ）、 σ（Ｘ）■σ′（Ｘ）→σ（Ｘ）、 ｑ（Ｘ）■ｓ＿Ｎσ（Ｘ）→ｑ′（Ｘ）｝すなわち｛σ
   ′＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾）＿ｉ＿−
   ＿１、σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾）＿
   ｉ■σ′＾（＾Ｎ＾）＿ｉ、ｑ＾（＾Ｎ＾＋＾１＾）＿
   ｉ←ｑ＾（＾Ｎ＾）＿ｉ■ｓ＿Ｎσ＾（＾Ｎ＾）＿ｉ｝
   〔ｑ（Ｘ）■ｓ＿Ｎσ（Ｘ）〕Ｘ＾−＾１■〔ｑ′（Ｘ
   ）■ｓ＿Ｎσ′（Ｘ）〕Ｘ＾−＾１→ｑ（Ｘ）ｉ．ｅ．
   ｑ＾（＾Ｎ＾＋＾１＾）＿ｉ←ｑ＾（＾Ｎ＾）＿ｉ＿＋
   ＿１■ｓ＿Ｎσ＾（＾Ｎ＾）＿ｉ＿＋＿１■ｑ′＾（＾
   Ｎ＾）＿ｉ＿＋＿１■ｓ＿Ｎσ′＾（＾Ｎ＾）＿ｉ＿＋
   ＿１−（Ｆ＋１）→Ｆ そして６）へ行く ６）ＮをＮ＋１に置き換えて２）に戻る。 ７）もしＮ＝ｎならば、停止する。その他の場合次式が
   成り立つ。 ｋ＿Ｎ＝ｑ＾（＾Ｎ＾）＿０ ｛σ（Ｘ）→σ（Ｘ）、 〔ｑ（Ｘ）■ｋ＿Ｎσ（Ｘ）〕Ｘ＾−＾１→ｑ（Ｘ）｝
   すなわち｛σ＾（＾Ｎ＾＋＾１＾）＿ｉ←σ＾（＾Ｎ＾
   ）＿ｉ、ｑ＾（＾Ｎ＾＋＾１＾）＿ｉ←ｑ＾（＾Ｎ＾）
   ＿ｉ＿＋＿１■ｋ＿Ｎσ＾（＾Ｎ＾）＿ｉ＿＋＿１｝σ
   ′（Ｘ）、ｑ′（Ｘ）及びＦは任意の値 ８）ＮをＮ＋１に置き換８て７）に戻る。 ここでｉは１からｎ−ｋ＝ｕまで変化してσ及びσ′の
   値を決定し、そして０からｎ−ｋ−１まで変化してｑ及
   びｑ′を決定し、 ｄ＿Ｎは、前記加算手段によって最初のｎ−ｋ個の係数
   を与える第１周期の間、前記第４のレジスタの出力で与
   えられる係数であり、Ｆは前記監視回路の制御係数器に
   書き込まれた数であり、ｋ＿Ｎは訂正多項式Ｋ（Ｘ）の
   ｋ個の最上位の係数であり、前記訂正多項式 Ｋ（Ｘ）は、前記多項式Ｓ＿ｉ（Ｘ）の和のｋ個の最上
   位係数を与える第２周期中、前記第４のレジスタの出力
   で与えられ、前記制御手段は、前記第１周期の終りに前
   記第２のレジスタに存在する多項式の係数が前記第２周
   期中前記第２レジスタに保持されるようにし、前記バイ
   ナリ加算器は、前記第２周期中、受けとった情報のうち
   ｋ個のビットを与えるように前記のアルゴリズムによる
   バイナリ計算装置を動作させるための制御手段とから成
   る伝送手段を備えることを特徴とする伝送システム。