JPS61270937A - Ｎ対ｎル−プ伝送におけるビツト同期装置 - Google Patents
Ｎ対ｎル−プ伝送におけるビツト同期装置Info
- Publication number
- JPS61270937A JPS61270937A JP60113471A JP11347185A JPS61270937A JP S61270937 A JPS61270937 A JP S61270937A JP 60113471 A JP60113471 A JP 60113471A JP 11347185 A JP11347185 A JP 11347185A JP S61270937 A JPS61270937 A JP S61270937A
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- JP
- Japan
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- clock
- station
- circuit
- transmission
- information
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明にディジタルデータ通信、特にループ方式のＮ
対Ｎ通信におけるビット同期方式を実施するためのＮ対
Ｎループ伝送におけるビット同期装置に関するものであ
る。
対Ｎ通信におけるビット同期方式を実施するためのＮ対
Ｎループ伝送におけるビット同期装置に関するものであ
る。
第５図は従来のループ伝送方式を実施するＮ対Ｎループ
伝送局の接続状態を示す概念図であり、図において、３
１．３２，３３，３４は各伝送局、３０は各局３１，３
２，３３，３４を結ぶ伝送路であり、矢印で示す様な方
向に情報が流れている。
伝送局の接続状態を示す概念図であり、図において、３
１．３２，３３，３４は各伝送局、３０は各局３１，３
２，３３，３４を結ぶ伝送路であり、矢印で示す様な方
向に情報が流れている。
また、第６図は従来方式のビット同期回路でるり、８１
が上記各局３１〜３４のうち上流局から送られて来る情
報、１はその情報Ｓ１からサンプル用の同期クロックＣ
１を生成するクロック生成回路、２は情報Ｓ１を同期ク
ロックＣ１によりサンプルするためのメモリ回路、８２
がメモリ回路２から次局へ送られる情報である。
が上記各局３１〜３４のうち上流局から送られて来る情
報、１はその情報Ｓ１からサンプル用の同期クロックＣ
１を生成するクロック生成回路、２は情報Ｓ１を同期ク
ロックＣ１によりサンプルするためのメモリ回路、８２
がメモリ回路２から次局へ送られる情報である。
次に動作について説明する。上流局から情報８１がクロ
ック生成回路１に入力されると、第８図のようなりロッ
クパルスＣ１が発生されるが、１データフレームの最初
の数ビットａ、ｂ、ａ、ｄが入力される間は、上流から
の情報Ｓ１とそれから生成したクロックパルスＣ１がク
ロック生成回路の安定化のための動作遅れのため同期せ
ず、メモリ２内のデータが定まらず、その出力Ｓ２も第
８図のように不定となる。次に、上流からの情報Ｓ１と
クロックパルスＣＩが同期すると、第８図においてｅ、
ｆ、ｇ・・・の様に正しくデータを得る事が出来るよう
になる。
ック生成回路１に入力されると、第８図のようなりロッ
クパルスＣ１が発生されるが、１データフレームの最初
の数ビットａ、ｂ、ａ、ｄが入力される間は、上流から
の情報Ｓ１とそれから生成したクロックパルスＣ１がク
ロック生成回路の安定化のための動作遅れのため同期せ
ず、メモリ２内のデータが定まらず、その出力Ｓ２も第
８図のように不定となる。次に、上流からの情報Ｓ１と
クロックパルスＣＩが同期すると、第８図においてｅ、
ｆ、ｇ・・・の様に正しくデータを得る事が出来るよう
になる。
従来のビット同期方式は以上の様であるので、第３図で
示す様なマスク局のないＮ対Ｎ通信においては、送信を
行う局が変わる毎に、その送信情報Ｓ１に対して各局の
クロックＣＩを同期させなければならず、第７図のフレ
ーム図に示す様に、情報送信ごとに同期の次めの７ラグ
２１が必要となり、そのために伝送効率がおちるという
問題点があった。
示す様なマスク局のないＮ対Ｎ通信においては、送信を
行う局が変わる毎に、その送信情報Ｓ１に対して各局の
クロックＣＩを同期させなければならず、第７図のフレ
ーム図に示す様に、情報送信ごとに同期の次めの７ラグ
２１が必要となり、そのために伝送効率がおちるという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、マスク局のないＮ対Ｎ通信において、送信局
が変わっても同期のとり直しを必要としないＮ対Ｎルー
プ伝送におけるビット同期装置を得る事全目的とする。
たもので、マスク局のないＮ対Ｎ通信において、送信局
が変わっても同期のとり直しを必要としないＮ対Ｎルー
プ伝送におけるビット同期装置を得る事全目的とする。
この発明にかかるＮ対Ｎループ伝送におけるビット同期
装置は、受信情報にもとづいてクロック生成回路により
サンプリングクロックを生成するとともに、下流局へ情
報送出を行うための送出クロックを送信クロック発生回
路から発生させ、これらの２つのクロックの周波数を周
波数比較回路で比較し、この比較結果によりデータの過
不足をメモリ回路にて制御調整し、上記受信情報中のリ
セット信号を検出してリセット信号検出回路により上記
過不足の制御調整の初期化を行わせ、上記メモリ回路の
データを送信データラッチ・送出回路によって送信タイ
ばングに同期させて送出するような構成としたものであ
る。
装置は、受信情報にもとづいてクロック生成回路により
サンプリングクロックを生成するとともに、下流局へ情
報送出を行うための送出クロックを送信クロック発生回
路から発生させ、これらの２つのクロックの周波数を周
波数比較回路で比較し、この比較結果によりデータの過
不足をメモリ回路にて制御調整し、上記受信情報中のリ
セット信号を検出してリセット信号検出回路により上記
過不足の制御調整の初期化を行わせ、上記メモリ回路の
データを送信データラッチ・送出回路によって送信タイ
ばングに同期させて送出するような構成としたものであ
る。
この発明に係るＮ対Ｎループ伝送におけるビット同期装
置は、送信局からの情報を送信局のクロックで送出し、
他局においては上流からの受信情報はその受信情報から
従来方式同様クロックを生成し取込むが、下流の局へは
必ず自局のクロックタイミングで情報を送出する様にし
、且つ取込みクロックと送出クロックとの周波数誤差は
フレーム単位でデータバッファにより補正する様にし、
一度上流局からの受信情報と同期させてしまえば、送信
局が変わっても同期のとり直しを不要にする。
置は、送信局からの情報を送信局のクロックで送出し、
他局においては上流からの受信情報はその受信情報から
従来方式同様クロックを生成し取込むが、下流の局へは
必ず自局のクロックタイミングで情報を送出する様にし
、且つ取込みクロックと送出クロックとの周波数誤差は
フレーム単位でデータバッファにより補正する様にし、
一度上流局からの受信情報と同期させてしまえば、送信
局が変わっても同期のとり直しを不要にする。
以下、この発明の一実施例を図について説明する。第１
図においてｓ２Ａは情報取込み用のクロックＣＩと下流
局への送出クロックＣ２との周波数差によるデータの過
不足を補正するためのシフトレジスタであり、２は受信
情報Ｓ１から上記クロックＣ１を生成するための同期ク
ロック生成回路、３は自局の送出クロツクＣ２ｉ発生し
ている送信クロック発生回路、４はクロックＣＩと０２
の周波数差を常時チェックし、その差によりシフトレジ
スタ２人の出力タップの切換えを行う周波数比較回路、
５は送信デルタラッチ・送出回路。
図においてｓ２Ａは情報取込み用のクロックＣＩと下流
局への送出クロックＣ２との周波数差によるデータの過
不足を補正するためのシフトレジスタであり、２は受信
情報Ｓ１から上記クロックＣ１を生成するための同期ク
ロック生成回路、３は自局の送出クロツクＣ２ｉ発生し
ている送信クロック発生回路、４はクロックＣＩと０２
の周波数差を常時チェックし、その差によりシフトレジ
スタ２人の出力タップの切換えを行う周波数比較回路、
５は送信デルタラッチ・送出回路。
６は７レームの終りを検出し５周波数比較回路４におけ
る周波数差による補正ｔ−２レームデータ毎にリセット
するためのリセット信号検出回路としてのエンド７ラグ
検出回路である。
る周波数差による補正ｔ−２レームデータ毎にリセット
するためのリセット信号検出回路としてのエンド７ラグ
検出回路である。
次に、かかる構成になるビット同期回路の動作を、第２
図、第４図及び第５図のタイミングチャートを用いて説
明する。まず、最初に第２図、第４図を用いて、上流局
の送出クロック周波数の方が自局送出クロック周波数よ
り高い場合について説明する。
図、第４図及び第５図のタイミングチャートを用いて説
明する。まず、最初に第２図、第４図を用いて、上流局
の送出クロック周波数の方が自局送出クロック周波数よ
り高い場合について説明する。
上流からは第２図で示ず様なデータフレームが流れて来
る。２１がこのデータフレームでアク。
る。２１がこのデータフレームでアク。
２２がエンド・フラグである。
第４図において、受信情報８１に常に上流局の送信クロ
ックで送出され、常に一定の位相になっているので、定
常状態ではクロック生成回路１は同期ひき込みが行なわ
れており、受信情報Ｓｌに対して安定５な情報取込みク
ロックＣＩ′ｆｆ−得ている。
ックで送出され、常に一定の位相になっているので、定
常状態ではクロック生成回路１は同期ひき込みが行なわ
れており、受信情報Ｓｌに対して安定５な情報取込みク
ロックＣＩ′ｆｆ−得ている。
そしてシフトレジスタ２人の各タップ１３．１４゜１５
には第３図に示すように受信情報Ｓ１゛を時間的にクロ
ックＣ１に同期して遅らせた電圧パルスを得る事が出来
る。
には第３図に示すように受信情報Ｓ１゛を時間的にクロ
ックＣ１に同期して遅らせた電圧パルスを得る事が出来
る。
一方、自局の送出クロックＣ２を用いて、第４図の■の
タイミングで直前のデータフレームのエンドフラグ２２
の検出を行い、エンドフラグ検出信号Ｓ３を出力し２周
波数比較回路４の出力Ｓ４をセンタタップ１４にリセッ
トする。これより以降周波数比較回路４において、クロ
ックＣ１とＣ２の周波数の比較を行ない、その大小に応
じて、シフトレジスタ２人のタップ制御を行う。また、
送出クロックＣ２の■〜■のタイミングにおいては、ク
ロックＣ１とＣ２のパルスが交互に発生している丸め１
周波数比較回路４の出力Ｓ４［常にタップ１４の電圧を
示し、このセンタータップ１４から送信データのサンプ
リングが行なわれるが、クロックＣ２の■〜■のタイミ
ング間においては、クロックＣＩのパルスが２回連続し
て発生しているため、周波数比較回路４においてその事
を検出し、、出力Ｓ４としてタップ１５の電圧指令が出
力され、送信データのサンプリングがタップ１５から行
なわれ、この事によりクロックＣ１によるシフトレジス
タ２人の過シフトに対する補正、すなわち、上流局の送
出クロック周波数が自局送出クロックのそれより高い場
合の補正を行っている。この様にして、クロックＣ１と
Ｃ２とに周波数差があっても、下流局への送出データＳ
５は正しいものが得られる。
タイミングで直前のデータフレームのエンドフラグ２２
の検出を行い、エンドフラグ検出信号Ｓ３を出力し２周
波数比較回路４の出力Ｓ４をセンタタップ１４にリセッ
トする。これより以降周波数比較回路４において、クロ
ックＣ１とＣ２の周波数の比較を行ない、その大小に応
じて、シフトレジスタ２人のタップ制御を行う。また、
送出クロックＣ２の■〜■のタイミングにおいては、ク
ロックＣ１とＣ２のパルスが交互に発生している丸め１
周波数比較回路４の出力Ｓ４［常にタップ１４の電圧を
示し、このセンタータップ１４から送信データのサンプ
リングが行なわれるが、クロックＣ２の■〜■のタイミ
ング間においては、クロックＣＩのパルスが２回連続し
て発生しているため、周波数比較回路４においてその事
を検出し、、出力Ｓ４としてタップ１５の電圧指令が出
力され、送信データのサンプリングがタップ１５から行
なわれ、この事によりクロックＣ１によるシフトレジス
タ２人の過シフトに対する補正、すなわち、上流局の送
出クロック周波数が自局送出クロックのそれより高い場
合の補正を行っている。この様にして、クロックＣ１と
Ｃ２とに周波数差があっても、下流局への送出データＳ
５は正しいものが得られる。
また、エンドフラグ検出回路６ではエンドフレームの検
出を行い、エンドフラグ検出信号Ｓ３を出力し、周波数
比較回路４の出力８４ｔ−センタタップ１４にリセット
し、次のフレームの受信動作にそなえている。
出を行い、エンドフラグ検出信号Ｓ３を出力し、周波数
比較回路４の出力８４ｔ−センタタップ１４にリセット
し、次のフレームの受信動作にそなえている。
次に第５図を用いて、上流局の送出クロック周波数の方
が自局送出クロックより低い場合について説明する。
が自局送出クロックより低い場合について説明する。
第４図の説明と同様に、送出クロックＣ２の■〜■のタ
イミングにおいては、クロックＣ１とＣ２とが交互に発
生しているため、周波数比較回路４の出力８４は常にタ
ップ１４ｔ−選択し、このタップ１４から送信データの
サンプリングが行なわれるが、クロックＣ２の■〜■の
タイミング間において、クロックＣＩのパルスが全く発
生していないため、周波数比較回路４においてその事を
検出し、出力Ｓ４にはタップ１３の電圧指令が出力され
、送信データのサンプリングがタップ１３から行なわれ
、この事によりクロックＣ１によるシフトレジスタ２人
の無シフトに対する補正・、すなわち上流局の送出クロ
ック周波数が自局送出クロックのそれより低い場合の補
正を行っている。
イミングにおいては、クロックＣ１とＣ２とが交互に発
生しているため、周波数比較回路４の出力８４は常にタ
ップ１４ｔ−選択し、このタップ１４から送信データの
サンプリングが行なわれるが、クロックＣ２の■〜■の
タイミング間において、クロックＣＩのパルスが全く発
生していないため、周波数比較回路４においてその事を
検出し、出力Ｓ４にはタップ１３の電圧指令が出力され
、送信データのサンプリングがタップ１３から行なわれ
、この事によりクロックＣ１によるシフトレジスタ２人
の無シフトに対する補正・、すなわち上流局の送出クロ
ック周波数が自局送出クロックのそれより低い場合の補
正を行っている。
以下、エンドフラグによるリセット動作は、第４図の場
合と同様である。
合と同様である。
なお、上記実施例では、シフトレジスタ２人の段数を３
段としたが、必要に応じ任意の段数とすることができる
。
段としたが、必要に応じ任意の段数とすることができる
。
また、上記実施例では、周波数比較回路のリセットを１
フレーム毎のエンドフラグを検出して行ったが、数フレ
ーム毎、あるいｆｌ ＩＪ上セツトための専用フレーム
等を設けてリセットを行っても、同様の効果を奏する。
フレーム毎のエンドフラグを検出して行ったが、数フレ
ーム毎、あるいｆｌ ＩＪ上セツトための専用フレーム
等を設けてリセットを行っても、同様の効果を奏する。
以上のように、この発明によれば、送信局からの情報を
送信局のクロックにより送出し、他局においては上流か
らの受信情報よりクロックを生成してこれを取り込み、
下流の局へに必ず自局のクロックタイミングで情報を送
出するようになすとともに、これらの取り込みのクロッ
クと送出クロックとの周波数誤差をデータフレーム単位
で補正して送出するように構成したので、一度送出クロ
ックを上流局からの受信情報のクロックと同期させてし
まえば、マスター局なしでのＮ対Ｎループ伝送において
、送信局のうつり変わりに拘わらず、ビット同期のとり
直しが必要なくなり、効率の良いデータ通信が行えると
いう効果がある。
送信局のクロックにより送出し、他局においては上流か
らの受信情報よりクロックを生成してこれを取り込み、
下流の局へに必ず自局のクロックタイミングで情報を送
出するようになすとともに、これらの取り込みのクロッ
クと送出クロックとの周波数誤差をデータフレーム単位
で補正して送出するように構成したので、一度送出クロ
ックを上流局からの受信情報のクロックと同期させてし
まえば、マスター局なしでのＮ対Ｎループ伝送において
、送信局のうつり変わりに拘わらず、ビット同期のとり
直しが必要なくなり、効率の良いデータ通信が行えると
いう効果がある。
第１図はこの発明の一実施例によるＮ対Ｎループ伝送に
おけるビット同期装置のブロック接続−１第２図は受信
情報のデータフレーム因、第３図および第４図に第１図
の回路各部の信号のタイムチヤード、第５図にＮ対Ｎ
／Ｌ−−プ伝送の概念図、第６図は従来のビット同期方
式を実施するためのブロック接続図、第７図は従来のデ
ータフレーム図、第８図は第６図の回路各部の信号のタ
イムチャートである。 １はクロック生成回路、２Ａはメモリ回路（シフトレジ
スタ）、３は送信クロック発生回路、４は周波数比較回
路、５に送信データラッチ・送出回路、６はリセット信
号検出回路。 特許出願人 三菱電機株式会社 １、■１ 代理人 弁理士 １）澤 博 昭′ １（外２名） 第 １ 図 第２ｗ１ ｒ’−＞ ｒｓ ｒ ≧ 〉 躯 躯 も 第 ５１！！ ス１ 第６図 第７図 第８図 ＳＬ？？？？ｅ ｇ
おけるビット同期装置のブロック接続−１第２図は受信
情報のデータフレーム因、第３図および第４図に第１図
の回路各部の信号のタイムチヤード、第５図にＮ対Ｎ
／Ｌ−−プ伝送の概念図、第６図は従来のビット同期方
式を実施するためのブロック接続図、第７図は従来のデ
ータフレーム図、第８図は第６図の回路各部の信号のタ
イムチャートである。 １はクロック生成回路、２Ａはメモリ回路（シフトレジ
スタ）、３は送信クロック発生回路、４は周波数比較回
路、５に送信データラッチ・送出回路、６はリセット信
号検出回路。 特許出願人 三菱電機株式会社 １、■１ 代理人 弁理士 １）澤 博 昭′ １（外２名） 第 １ 図 第２ｗ１ ｒ’−＞ ｒｓ ｒ ≧ 〉 躯 躯 も 第 ５１！！ ス１ 第６図 第７図 第８図 ＳＬ？？？？ｅ ｇ
Claims (2)
- （１）受信情報からサンプリングクロックを生成するク
ロック生成回路と、下流局へ情報送出を行うための送出
クロックを発生するための送信クロック発生回路と、上
記サンプリングクロックと上記送出クロックとの周波数
比較を行う周波数比較回路と、この周波数比較回路にお
ける比較結果によりデータの過不足を制御調整するメモ
リ回路と、上記受信情報中のリセット信号を検出して上
記データの過不足制御の初期化を行うリセット信号検出
回路と、上記メモリ回路のデータを送信タイミングに同
期させて送出するための送信データラッチ・送出回路と
を備えたＮ対Ｎループ伝送におけるビット同期装置。 - （２）メモリ回路がシフトレジスタであることを特徴と
する特許請求の範囲第１項記載のＮ対Ｎループ伝送にお
けるビット同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113471A JPS61270937A (ja) | 1985-05-27 | 1985-05-27 | Ｎ対ｎル−プ伝送におけるビツト同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113471A JPS61270937A (ja) | 1985-05-27 | 1985-05-27 | Ｎ対ｎル−プ伝送におけるビツト同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270937A true JPS61270937A (ja) | 1986-12-01 |
| JPH0586690B2 JPH0586690B2 (ja) | 1993-12-14 |
Family
ID=14613092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113471A Granted JPS61270937A (ja) | 1985-05-27 | 1985-05-27 | Ｎ対ｎル−プ伝送におけるビツト同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270937A (ja) |
-
1985
- 1985-05-27 JP JP60113471A patent/JPS61270937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586690B2 (ja) | 1993-12-14 |
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