JPS61269293A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関するもので、例えば、ニブルモードを
備えたダイナミック型ＲＡＭに利用して有効な技術に関
するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭにおいては、１ビツトの
単位でアクセスする方式の他、ニブルモードと呼ばれる
アクセス方式が提案されている（例えば、■日立製作所
が、昭和５８年９月に発行した「日立ＩＣメモリデータ
ブンク１の頁３０７〜頁３２０参照）。このニブルモー
ドは、カラムアドレスストローブ信号ＣＡＳに同期して
動作するシフトレジスタ又はバイナリカウンタの計数出
力により形成された選択信号によって、４ビツトのデー
タをシリアルに出力させる。

このようなニブルモードを備えたダイナミック型ＲＡＭ
において、カラム選択回路を介してメモリアレイのデー
タ線に結合される複数の共通データ線を平行に配置し、
対応するメインアンプを含む読み出し系回路の入力端子
と、書き込み回路の出力端子に結合した場合、書き込み
動作の時に誤書き込みの生じることが判明した。本願発
明者において、上記誤書き込みの原因を検討した結果、
上記共通データ線間における容量カップリングによって
、大きな信号振幅の書き込み信号が伝えられる共通デー
タ線に隣接する共通データ線の電位が変動させられるた
めであることが判明した。

すなわち、従来のダイナミック型ＲＡＭにあっては、メ
ンアンプの動作タイミング信号と書き込み回路の動作タ
イミング信号に対して格別の配慮がなさていないため、
複数ビットの書き込みにおいて最初のビットを書き込む
とき、又は１ビツトを書き込むとき、第４図に示すよう
に、タイミング信号φｍａによりメインアンプが動作状
態にせられる前に、タイミング信号φｒｗにより書き込
み回路が動作状態にされられると、同図（Ａ）のように
大きな信号振幅の書き込み信号が対応する共通データ線
ＣＤＯ，ＣＤＯに伝えられる。これにより、その共通デ
ータ線ＣＤＯ，ＣＤＯの電位は大きく変動する。このと
き、他の共通データ線ＣＤ１、ＣＤＩ等は、正常ならば
同図（Ｂ）に示すようにメモリアレイのセンスアンプが
らの微少出力信号が伝えられている。しかし、カラム選
択回路を介したセンスアンプの出力インピーダンスが比
較的大きくさている。このため、上記書き込み信号が伝
えられた共通データ線ＣＤＯ，τＤＯに隣接する共通デ
ータ線ＣＤＩ、ＣＤＩのうち、上記ロウレベルに変化す
る共通データ線ＣＤＯと隣接する共通データ線ＣＤＩは
、容量カップリングによって低下させられる０例えば同
図（Ｂ′）に示すように、センスアンプからの出力信号
によって共通データ線ＣＤＩがハイレベルで、ＣＤＩが
ロウレベルである場合には、上記容量カップリングによ
ってハイレベル側共通データ線ＣＤＩの電位がロウレベ
ル側の共通データ線ＣＤＩの電位より低下させられる。

この後、タイミング信号φ−ａによってメインアンプが
動作状態にされると、各メインアンプは、各共通データ
線の電位差を増幅する。上記のように容量カップリング
によって共通データ線ＣＤ１．ＣＤＩのように電位が逆
転した場合、メインアンプはそれをそのまま増幅するの
で、カラム選択回路を介してメモリアレイのデータ線電
位を逆転させる結果、選択されたメモリセルに誤書き込
みが生じるものとなる。

〔発明の目的〕

この発明の目的は、誤書き込みを防止したダイナミック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メインアンプの動作タイミング信号より遅れ
て書き込み回路の動作タイミング信号を形成することに
よって、書き込み信号が与えられた共通データ線に隣接
した共通データ線の電位変動を防止するものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭのブ
ロック図が示されている。同図の各回路ブロックを構成
する回路素子は、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような半
導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイＭ
−ＡＲＹのカラム系（データ線）信号線は、平行に配置
された一対の相補データ線からなり、４対の相補データ
線が一組とされ、同図においては横方向に向かうよう配
置される二交点方式により構成される。上記相補データ
線は、カラムスイッチ回路Ｃ−５Ｗを介して、縦方向に
平行に走る４対の共通相補データ線立旦０．旦旦１．旦
旦２及び立川３に結合される。なお、同図では、非反転
共通データ線ＣＤＯと反転共通データ線τＤＯとを合わ
せて共通相補データ線旦工」のように表している。

カラムデコーダＣ−ＤＣＲは、後述する内部相補アドレ
ス信号ｉ０〜ａｎ−１を解読して、データ線選択タイミ
ング信号φｙに同期して上記４対の相補データ線を対応
する４対の共通データ線ＣＤ０−立用３に結合させるカ
ラム選択信号を形成する。なお、例えば、外部端子から
供給されたアドレス信号と同相の非反転アドレス信号ａ
Ｏと、これと逆相の反転アドレス信号丁０とを合わせて
上記相補アドレス信号ｉｏのように表す、以下の説明及
び図面においても同様である。

ロウ系アドレス選択線（ワード線、ダミーワード線）は
、上記各メモリアレイＭ−ＡＲＹにおいてに縦方向に向
かうよう配置される。センスアンプＳＡは、書込み／読
み出し動作及びリフレツシ工動作の時には、タイミング
信号φｐａにより動作状態とされ、ワード線の選択動作
によって一方のデータ線に結合されたメモリセルからの
微少読み出し電圧を、ダミーワード線の選択動作によっ
て他方のデータ線に結合されたダミーセルからの基準電
圧を参照して、相補データ線をハイレベル／ロウレベル
に増幅する。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳに同期して供給されたアドレス信号Ａ
Ｘを受け、内部相補アドレス信号１０〜１ｍを形成する
。上記相補アドレス信号上０〜１ｍのうち、特定のビッ
ト例えば最上位ビット互ｍを除いた相補アドレス信号ａ
Ｏｘａｎ＋−１は、次のロウアドレスデコーダＲ−ＤＣ
Ｈに送出される。

ロウアドレスデコーダＲ−ＤＣＲは、上記相補アドレス
信号、ＬＯ〜ａｍ−１を解読して、ワード線選択タイミ
ング信号φＸに同期して１つのワード線とダミーワード
線の選択信号を形成する。

カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳに同期して供給されたアドレス信
号ＡＹを受け、内部相補アドレス信号ａＯ−上ｎを形成
する。上記相補アドレス信号上０〜ａｎのうち、特定の
ビット、例えば最上位ビットａｎを除いた相補アドレス
信号ｉθ〜１ｎ−１は、上記カラムアドレスデコーダＣ
−０ＣＲに送出される。なお、同図において、アドレス
バッファは、上記ロウアドレスバッファＲ−ＡＤＢとカ
ラムアドレスバッファＣ−ＡＤＢとを合わせてアドレス
バッファＲ，Ｃ−ＡＤＨのように表している。

シフトレジスタＳＲは、４ビツトからなるシフトレジス
タであり、特に制限されないが、外部端子から供給され
た最上位のアドレス信号Ａｍ及びＡｎによりその初期値
が設定され、カラムアドレ、スストロープ信号ＣＡＳに
基づいて形成された内部タイミング信号Ｃを受けて、シ
フト動作を行う。

上記シフトレジスタＳＲは、その終段のビット出力が、
初段回路に帰還される。これにより、上記アドレス信号
ＡｍとＡｎに従った形成された論理“１“の初期値がリ
ング状にシフトされる。このシフトレジスタＳＲによっ
てシフトされる論理“１′の出力信号は、出力回路と入
力回路に設けられたマルチプレクサＭＰＸの選択信号と
して送出される。なお、シフトレジスタＳＲの初期値を
設定するアドレス信号は、上記アドレスバッファＲ１Ｃ
−ＤＣＲを通した内部アドレス信号ａｍ、ａｎを用いる
ものであってもよい。

カラムスイッチＣ−５Ｗは、上記カラムアドレスデコー
ダＣ−０ＣＲによって形成された選択信号を受け、メモ
リアレイＭ−ＡＲＹにおける上記４対の相補データ線を
対応する４対の共通相補データ立用Ｏ１旦旦１．旦旦２
及び旦３にそれぞれ接続する。

上記共通相補データ縁立用０〜旦旦３は、それぞれメイ
ンアンプＭ　Ａ　０〜ＭＡ３の入力端子に結合される。

これらのメインアンプＭＡＯ〜ＭＡ３は、タイミング信
号φａｈａによって動作状態にされ共通相補データ線Ｃ
ＤＯ〜ＣＤ３の信号を増幅するラッチ回路を含んでいる
。これらのメインアンプＭＡＯ−ＭＡ３の出力信号は、
上記シフトレジスタＳＲによって形成された選択信号に
より制御されるマルチプレクサＭＰＸを通して時系列的
にデータ出力回路ＤＯＢの入力端子に伝えられる。

データ出力回路ＤＯＢは、ライトイネーブル信号ＷＥが
ハイレベルにされた読み出し動作の時に発生されるタイ
ミング信号φｒｗにより動作状態にされ、その入力信号
を増幅して外部端子Ｄｏｕｔへ送出させる。

上記共通相補データ縁立用０〜旦旦３は、マルチプレク
サＭＰＸを介してデータ入力回路ＤＩＢの出力端子に結
合される。このマルチプレクサＭＰＸは、上記シフトレ
ジスタＳＲによっ′ζ形成された選択信号により制御さ
れ、上記データ入力回路ＤＩ［３の出力信号を時系列的
に対応する共通相補デーク縁立用０〜旦旦３に伝える。

データ入力回路ＤＩＢは、ライトイネーブル信号ＷＥが
ロウレベルの書き込み動作において、上記メインアンプ
ＭＡの動作タイミング信号φｍａより遅れて発生させら
れるタイミング信号φｒｖにより動作状態にされ、外部
端子Ｄｉｎから供給された書き込み信号を上記マルチプ
レクサＭＰＸを介して対応する共通相補データ線に伝え
る。

タイミング発生回路ＴＧは、３つの外部制御信号ＲＡＳ
　（ロウアドレスストローブ信号）、ＣＡライトイネー
ブル信号）を受けて、メモリ動作に必要な上記各種タイ
ミング信号を形成して送出する。この実施例においては
、前記のような誤動作を防止するために、上記データ入
力回路ＤＩＢを動作させるタイミング信号φｒ−は、特
に制限されないが、第２図に示すように、メインアンプ
のタイミング信号φａａによって制御されるアンドゲー
ト回路Ｇを通して、上記ライトイネーブル信号ＷＥのロ
ウレベルにより形成された内部タイミング信号ｗｅが伝
えられるタイミング発生回路φｒｗ　−Ｇにより形成さ
れる。これにより、上記タイミング信号φｒｗは、確実
に上記タイミング信号φ＃Ｉａが発生した後に遅れて発
生させられる。

次に、第３図に示したタイミング図を参照して、書き込
み動作の一例を説明する。

ロウアドレスストローブ信号ＲＡＳＯロウレベルにより
、ロウアドレスバッファＲ−ＡＤＢは、外部端子から供
給されたアドレス信号を取り込む。

上記アドレス信号のうち、最上位ビットのアドレス信号
Ａｍは、シフトレジスタＳＲの初期値として取り込まれ
る。ロウアドレスデコーダＲ−ＯＣＲは、上記取り込ま
れたアドレス信号のうちの残りのアドレス信号ｉ０〜ａ
ｓｚ−１によって指示されたアドレスＸｔを解読して、
ワード線選択タイミング信号φＸに同期して、メモリア
レイＭ−ＡＲＹのワード線とダミーワード線の選択動作
を行う。

次に、タイミング信号φｐａによってセンスアンプＳＡ
が動作状態にされてメモリセルからの読み出し信号を増
幅する０以上がロウ系の選択動作である。

次に、カラムアドレスストローブ信号ＣＡＳをロウレベ
ルにすると、上記外部端子から供給されたアドレス信号
は、カラムアドレスバッファＣ−ＡＤＢに取り込まれる
。このアドレス信号のうち、最上位ビットのアドレス信
号Ａｎは、シフトレジスタＳＲの初期値として取り込ま
れる。上記２ピントのアドレス信号ＡｍとＡｎに従った
シフトレジスタＳＲの対応するビットが論理″１”にさ
れ、残りの３ビツトは論理“０１にされる。

カラムアドレスデコーダＣ−ＤＣＲは、上記取り込まれ
た残りのアドレス信号ａＯ＝ａｎ−１によって指示され
たアドレスＹｉを解読して、データ線選択タイミング信
号φｙに同期してカラムスイッチ回路Ｃ−５Ｗの選択信
号を形成する。

この後、メイアンプの動作タイミング信号φＩＩＩａが
形成され、各メインアンプＭＡＯ−ＭＡ３は一斉に動作
状態にされ、上記カラムスイッチ回路Ｃ−５ｗ４介した
センスアンプＳＡからの微少増幅信号を増幅して、共通
相補データ縁立用Ｏ一旦旦３を先に増幅させる。

上記タイミング信号φａｈａ等に先立って、図示しない
ライトイネーブル信号ＷＥがロウレベルにされ、書き込
み動作を指示した場合でも、上記タイミング信号φｍａ
の発生を待ってデータ入力回路（書き込み回路）の動作
夕・イζング信号φｒ−が形成されるため、上記メイン
アンプＭＡＯ〜ＭＡ３が動作状態にされる時には、上記
データ入力回路ＤＩＢは非動作状態のままにされる。

上記のようにメインアンプＭＡＯ−ＭＡ３が動作状態に
された後、タイミング信号φｒｔｖが発生される。これ
により、データ入力回路ＤＩＲが動作状態にされるので
、外部端子Ｄｉｎから供給された最初の書き込み信号Ｄ
Ｏは、上記シフトレジスタＳＲによって指示された一対
の共通相補データ線に書き込み信号を伝える。このデー
タ入力回路ＤＩＢは、大きな駆動能力を持つものとされ
ているので、先に動作状態にされたメインアンプによっ
て共通相補データ線のレベルが大きくされているにもか
かわらず、それを上記書き込み信号Ｄｏに従ったレベル
にさせるものである。これによって、選択されたメモリ
セルには上記書き込み信号ＤＯに従った記憶情報が書き
込まれる。

以後、カラムアドレスストローブ信号ＣＡＳに同期させ
て書き込み信号Ｄ１〜Ｄ３を供給すると、上記カラムア
ドレスストローブ信号ＣＡＳに同期した内部クロック信
号Ｃ（図示せず）によってシフトレジスタＳＲがシフト
動作を行いマルチプレクサＭＰＸを切り換える。これに
よって、上記書き込み信号Ｄ１〜Ｄ３が時系列的に対応
する共通相補データ線に伝えられ、メモリセルの書き込
み動作が行われる。

〔効　果〕

（１）書き込み回路の動作タイミング信号をメインアン
プの動作タイミング信号より遅らせて発生させることに
より、書き込み回路の動作の前に、メインアンプを動作
状態にさせることができる。これにより、平行に配置さ
れた複数の共通データ線の電位は選択されたメモリセル
の記憶情報に従ったレベルにされる。これにより、遅れ
て動作する書き込み回路によって１つの共通データ線の
電位が大きく変化しでも、それと隣接する共通データ線
の電位変動を無視することができる。したがって、書き
込みが行われない選択状態のメモリセルに対するＭｉＦ
き込みを防止することができる。

（２）上記（１）により、複数の共通データ線を高密度
に平行に配置させることができるから、ニブルモード等
の高速アクセス機能を持つ高密度大記憶容量のダイナミ
ック型ＲＡＭを得ることができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、カラムアドレスデコーダＣ−ＤＣＲを中心として左
右にメモリアレイＭ−ΔＲＹｊｃ？！ｉ！、置するもの
であってらよい。

、−０４８合、４（８）ビットのニブルモードを実現す
る場合、２（４）対づつの共通相補データ線が上記カラ
ムアドレスデコーダＣ−ＤＣＲの左右に配置される。ま
た、シフトレジスタＳＲに代えて、パイリーカウンタと
デコーダによって、マルチプレクサＭＰＸを制御する選
択信号を形成するものであってもよい。

また、各回路の具体的回路は種々の実施形態を取ること
ができるものである。

〔利用分野〕

この発明は、ニブルモードのように複数ビットのデータ
を連続的に蒼き込み又は読み出す機能を持つダイナミッ
ク型ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、そのタイミング発生回路の一部を示す回路図
、 第３図は、その書き込み動作の一例を示すタイミング図
、 第４図は、従来のニブルモードでの誤書き込みの原因を
説明するための波形図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、
Ｃ−５Ｗ・・カラムスイッチ回路、ＲｌＣ−ＡＤＢ・・
アドレスバッファ、Ｒ−ＤＣＲ・・ロウアドレスデコー
ダＣ−０ＣＲ・・カラムアドレスデコーダ、ＳＲ・・シ
フトレジスタ、ＭＡＯ〜ＭＡ３・・メインアンプ、ＭＰ
Ｘ・・マルチプレクサ、ＤＯＢ・・データ出力回路、Ｄ
ＴＢ・・データ入力回路、ＴＯ・・タイミング発生回路
第　１　図 第　２　図 ”：：６昏＋へ・ 第　３　図 ０１ｎ　　　　　　　　　　　　　　　　ｏｏ　　　　
　　　　　　　０１　　　　　　　　　ロ２　　　　　
　　０３第　４　図

Claims (1)

1. 【特許請求の範囲】 １、平行に配置された複数の共通データ線に読み出され
   た信号を増幅して保持する複数のメインアンプと、カラ
   ムアドレスストローブ信号の変化に同期して変化する選
   択信号に従って上記複数のメインアンプの出力を時系列
   的に外部端子へ送出させる読み出し回路と、上記選択信
   号に従って外部端子から供給された書き込み信号を対応
   する上記複数の共通データ線へ送出する書き込み回路と
   を含み、上記書き込み回路を動作状態にさせるタイミン
   グ信号をメインアンプの動作タイミング信号より遅らせ
   て発生させることを特徴とするダイナミック型ＲＡＭ。 ２、上記選択信号は、所定のアドレス信号に従って初期
   値が設定され、上記カラムアドレスストローブ信号に基
   づいて形成された内部信号をクロック信号とするシフト
   レジスタにより形成されるものであることを特徴とする
   特許請求の範囲第１項記載のダイナミック型ＲＡＭ。