JPS61263117A - Mask plate for manufacturing semiconductor device - Google Patents
Mask plate for manufacturing semiconductor deviceInfo
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- JPS61263117A JPS61263117A JP60105311A JP10531185A JPS61263117A JP S61263117 A JPS61263117 A JP S61263117A JP 60105311 A JP60105311 A JP 60105311A JP 10531185 A JP10531185 A JP 10531185A JP S61263117 A JPS61263117 A JP S61263117A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、半導体装置製造用のマスク板、特にウェハ
のファセットカット部に文字等の情報を付すことのでき
るマスク板に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a mask plate for manufacturing semiconductor devices, and particularly to a mask plate on which information such as characters can be attached to facet cut portions of a wafer.
(ロ)従来の技術
一般に、半導体ウェハは、各層や電極を形成する工程、
あるいは搬送過程で、取扱い上、ビンセットでつままれ
る場合がある。この場合、箇所をかまわずつまむと、ウ
ェハ表面を傷つけるおそれがある。そのため、第3図に
示すように、ウェハ1のオリエンテーションフラット2
から内側に予めファセットカット部(正規のチップを得
るだめのチップエリア4を除(部分)3を形成しており
、ウェハ1を取扱う時には、ピンセットでこのファセッ
トカット部3をつまむようにしている。(b) Conventional technology In general, semiconductor wafers are manufactured through the process of forming each layer and electrode.
Alternatively, during the transportation process, it may be pinched in the bin set due to handling. In this case, there is a risk of damaging the wafer surface if the parts are pinched too tightly. Therefore, as shown in FIG.
A facet cut portion (portion 3 excluding the chip area 4 for obtaining regular chips) is previously formed inside the wafer 1, and when handling the wafer 1, the facet cut portion 3 is pinched with tweezers.
一方、ウェハの製造時にロフト番号、型番号等の識別情
報を付したい場合があるが、従来は、所要に応じて、上
記ウェハの裏面や収納容器等にこれらの情報を記入して
いた。On the other hand, when manufacturing wafers, there are cases where it is desired to add identification information such as a loft number and model number, but conventionally, this information has been written on the back side of the wafer or on the storage container, etc., as required.
(ハ)発明が解決しようとする問題点
上記した従来の技術による識別情報の付記は、ウェハの
層形成、電極形成等の製造工程とは別に記入するもので
あるから、手間を取るものであった。また、ウェハに記
入する場合、その傷がウェハの割れの原因となることや
、記入によりダストを生ずることがあった。(c) Problems to be Solved by the Invention The addition of identification information according to the above-mentioned conventional technology is time-consuming because it is entered separately from the manufacturing process such as wafer layer formation and electrode formation. Ta. Furthermore, when writing on a wafer, the scratches may cause the wafer to crack, and the writing may generate dust.
この発明は、上記に鑑み、特別な処理を施さなくても、
ウェハの製造工程の中で、識別情報をウェハに付記し得
るマスク板を提供することを目的としている。In view of the above, this invention provides that, without any special treatment,
It is an object of the present invention to provide a mask plate on which identification information can be added to a wafer during the wafer manufacturing process.
(ニ)問題点を解決するための手段及び作用この発明の
マスク板は、半導体ウェハの各チップエリアに、それぞ
れ所要のパターンを形成させるためのパターン部と、こ
のパターン部に隣接して設けられる所定幅のマスク部と
、このマスク部内に、情報表現態様に形成される透明部
とから構成されている。(d) Means and operation for solving the problems The mask plate of the present invention includes a pattern section for forming a desired pattern in each chip area of a semiconductor wafer, and a pattern section provided adjacent to the pattern section. It is composed of a mask portion having a predetermined width and a transparent portion formed within the mask portion in an information-expressing manner.
このマスク板を用いて半導体ウェハにパターンを形成す
る場合、マスク板の上方からの光投射により、パターン
部のパターンにより各チップに本来の各層や電極が形成
されるが、これと平行して、マスク部と情報表現態様の
透明部とにより、ウェハのファセットカット部に、透明
部に表現した識別情報が同時に付記・形成される。When forming a pattern on a semiconductor wafer using this mask plate, the original layers and electrodes are formed on each chip by the pattern of the pattern section by light projection from above the mask plate. Identification information expressed in the transparent part is simultaneously added and formed on the facet cut part of the wafer by the mask part and the transparent part in the information expression mode.
(ホ)実施例
以下、実施例により、この発明をさらに詳細に説明する
。(E) Examples The present invention will be explained in more detail with reference to Examples below.
第1図は、この発明の一実施例を示すマスク板の平面図
である。この実施例マスク板は、ウェハ上にAtl (
アルミ)パターンを形成する際に使用される。FIG. 1 is a plan view of a mask plate showing an embodiment of the present invention. This example mask plate has Atl (
Aluminum) is used when forming patterns.
第1図において、マスク板10は、ガラス板ll上にウ
ェハ1の各チップエリアにそれぞれAlパターンを形成
するためのパターンが描かれたパターンマスク(黒ベタ
)部13と、このマスク部13内に、白抜きの文字が設
けられてなる透明部14が形成されて構成されている。In FIG. 1, the mask plate 10 includes a pattern mask (solid black) part 13 on which a pattern for forming an Al pattern in each chip area of the wafer 1 is drawn on a glass plate ll, and a pattern mask part 13 (solid black) on which a pattern for forming an Al pattern is drawn in each chip area of the wafer 1. A transparent portion 14 having white characters is formed on the transparent portion 14 .
ウェハ1にAfパターンを形成するのに、上記マスク板
10の下方にウェハ1を配置して、ウェハ1を移動させ
、所定位置に位置決めする。位置決めは、すでにファー
スト工程で形成されている位置決め用チップにより行う
。To form an Af pattern on the wafer 1, the wafer 1 is placed below the mask plate 10, and the wafer 1 is moved and positioned at a predetermined position. Positioning is performed using a positioning chip that has already been formed in the first step.
位置決め後、マスク板10の上方より光を照射して、ウ
ェハ1をフォトエツチング処理すると、ウェハ1の各チ
ップエリア4にはパターンに応じた所定のAlパターン
が形成される。また同時に、ウェハ1のファセットカッ
ト部3には、マスク板10のマスク部13と透明部14
で形成される文字パターンが、そのまま形成される。こ
の透明部14の文字パターンを識別データとしておけば
、以上のようにして各チップエリア4へのAlパターン
の形成と同時に、識別データをウェハ1に付記すること
ができる。After positioning, the wafer 1 is photoetched by irradiating light from above the mask plate 10, and a predetermined Al pattern corresponding to the pattern is formed in each chip area 4 of the wafer 1. At the same time, the mask portion 13 and transparent portion 14 of the mask plate 10 are attached to the facet cut portion 3 of the wafer 1.
The character pattern formed by is formed as is. If the character pattern of the transparent portion 14 is used as identification data, the identification data can be added to the wafer 1 at the same time as the Al pattern is formed on each chip area 4 as described above.
ウェハ1のファセットカット部3の形成は、第2図に示
すマスク板20がファースト工程で使用され、フォトエ
ツチングによりなされる。The facet cut portion 3 of the wafer 1 is formed by photoetching using a mask plate 20 shown in FIG. 2 in the first step.
このマスク板20は、ガラス板21上に、各チップエリ
アのパターン形成用のパターン部22と、このパターン
部22に隣接して設けられる帯状の透明部23と、さら
にこの透明部23の外側(パターン部22とは反対側)
に隣接して設けられる帯状のマスク(黒ベタ)部24と
がそれぞれ形成されて構成されている。This mask plate 20 includes, on a glass plate 21, a pattern section 22 for pattern formation of each chip area, a band-shaped transparent section 23 provided adjacent to this pattern section 22, and an outer side of this transparent section 23 ( (opposite side to pattern section 22)
A band-shaped mask (solid black) portion 24 provided adjacent to the mask portion 24 is formed respectively.
ファースト工程では、ウェハ1をマスク板20の下方で
移動させ、透明部23の上方から目視により、ウェハ1
のオリエンテーションフラット2をマスク部24の端縁
24aに合わせる。そして、マスク板20の上方より光
を照射する。これにより、ウェハ1はオリエンテーショ
ンフラット2より透明部230幅tだけカントされ、常
に一定幅のファセットカット部3が得られる。In the first step, the wafer 1 is moved below the mask plate 20 and visually inspected from above the transparent part 23.
Align the orientation flat 2 with the edge 24a of the mask portion 24. Then, light is irradiated from above the mask plate 20. As a result, the wafer 1 is canted from the orientation flat 2 by the width t of the transparent portion 230, and a facet cut portion 3 having a constant width is always obtained.
このマスク板20を使用したファースト工程を経て、そ
の後、Alパターン形成工程で第1図のマスク板を使用
すると、ファースト層とA2パターン層の2層でファセ
ットカット部3を形成することになり、カット部を完全
にアウトにすることができるとともに、チップ名等の識
別データが付記できる。If the mask plate shown in FIG. 1 is used in the Al pattern forming process after the first process using this mask plate 20, the facet cut portion 3 will be formed with two layers, the first layer and the A2 pattern layer. The cut portion can be completely removed, and identification data such as the chip name can be added.
なお、上記実施例は、ANパターン形成工程で使用され
るマスク板について説明したが、他の工程のマスク板に
ついても同様に構成すれば、ウェハに各工程番号を付記
することもできる。In the above embodiment, the mask plate used in the AN pattern forming process has been described, but if mask plates for other processes are configured in the same way, each process number can be added to the wafer.
(へ)発明の効゛果
この発明によれば、ウェハの各チップエリアへのパター
ン形成と同時に、ファセットカット部に情報表示がなさ
れるので、何ら特別の処理等を要することなく、種々の
識別情報を付記できる。(f) Effects of the Invention According to the present invention, information is displayed on the facet cut portions at the same time as the pattern is formed on each chip area of the wafer, so various identifications can be made without the need for any special processing. Information can be added.
また、この種のマスク板を2以上の工程で使用すれば、
ウニへのファセットカット部をより確実にアウトにする
ことができる。Also, if this type of mask plate is used in two or more processes,
The faceted cut portion of the sea urchin can be cut out more reliably.
第1図は、この発明の一実施例を示すマスク板の平面図
、第2図は、第1図のマスク板が使用されるより前のフ
ァースト工程で使用されるマスク板の平面図、第3図は
、ウェハの平面図である。
1:ウェハ、 3:ファセソトカット部、4:チッ
プエリア、10:マスク板、
11ニガラス板、 12:パターン部、13:マスク
部、 14:透明部。
特許出願人 ローム株式会社代理人
弁理士 中 村 茂 信第1図
第2図FIG. 1 is a plan view of a mask plate showing an embodiment of the present invention, FIG. 2 is a plan view of a mask plate used in a first step before the mask plate of FIG. 1 is used, and FIG. FIG. 3 is a plan view of the wafer. 1: wafer, 3: facet cut section, 4: chip area, 10: mask plate, 11 glass plate, 12: pattern section, 13: mask section, 14: transparent section. Patent applicant ROHM Co., Ltd. agent
Patent Attorney Shigeru Nakamura Figure 1 Figure 2
Claims (1)
のパターンを形成させるためのパターン部と、このパタ
ーン部に隣接して設けられる所要幅のマスク部と、この
マスク部内に情報表現態様に形成される透明部とからな
る半導体装置製造用のマスク板。(1) A pattern section for forming a required pattern in each chip area of a semiconductor wafer, a mask section with a required width provided adjacent to the pattern section, and information representation forms formed in the mask section. A mask plate for manufacturing semiconductor devices consisting of a transparent part and a transparent part.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60105311A JPS61263117A (en) | 1985-05-16 | 1985-05-16 | Mask plate for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60105311A JPS61263117A (en) | 1985-05-16 | 1985-05-16 | Mask plate for manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61263117A true JPS61263117A (en) | 1986-11-21 |
Family
ID=14404156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60105311A Pending JPS61263117A (en) | 1985-05-16 | 1985-05-16 | Mask plate for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61263117A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51140482A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Device for printing wafer index |
JPS5339060A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Lot number marking method to wafers |
JPS594009A (en) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | Semiconductor substrate |
-
1985
- 1985-05-16 JP JP60105311A patent/JPS61263117A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51140482A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Device for printing wafer index |
JPS5339060A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Lot number marking method to wafers |
JPS594009A (en) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | Semiconductor substrate |
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