JPS61255169A - Horizontal drive pulse control circuit - Google Patents
Horizontal drive pulse control circuitInfo
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- JPS61255169A JPS61255169A JP9633185A JP9633185A JPS61255169A JP S61255169 A JPS61255169 A JP S61255169A JP 9633185 A JP9633185 A JP 9633185A JP 9633185 A JP9633185 A JP 9633185A JP S61255169 A JPS61255169 A JP S61255169A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
ヒの発明は、デジタルテレビジ、ン受儂機に用いられる
もので、水平フライd、りパルスとの位相関係を重視し
た水平ドライデパルス制御回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention is used in digital television receivers, and is a horizontal dry pulse control that emphasizes the phase relationship with horizontal fly pulses. Regarding circuits.
最近半導体技術の進歩によ抄、ペースーンドのビデオ信
号をデジタル化して各種の信号処理を行なうテゾタルテ
レビゾ、ン受像機が開発されている・このデジタルテレ
ビゾ、ン受像機忙おいては、色復調処理を容J!にする
ために、サンプリングク四、りの周波数が、色副搬送波
周波数の3倍、又は4倍に選定され、サンプリングクロ
ックをカラーパースト信号に位相同期させる処理を行な
っている・
一方テレビywン受僚機においては、水平ドライツパル
スを利用して水平方向画面位置、水平方向面画の幅等を
調整する手段が設けられている。上記水平ドライブール
スは、通常は水平同期信号と水平フライバックパルスと
を同期させるAFC回路の出力で水平発振器を制御し、
水平発振器の出力を波形整形するととによって作られて
いる。(水平同期回路)
しかしながら、デジタル方式のテレビシ、ン受僚機から
みた場合、上記水平フライd、りパルスの位相は、サン
プリングクロックに対して特に定tりていない、 NT
BC方式のデゾタルテレビゾ、ン信号の場合は、サンプ
リングクロックは、約14.3 Wmsの周波数で、周
期が約70nwzである。デジタルテレビジ、ン信号は
、上記サンプリングクロックを基本クロックとして動作
する。したがって、水平同期回路において上記サンプリ
ングクロックのレートで位相制御を行なうとs 70
ns@*o/ツタが生じることになる。Recently, due to advances in semiconductor technology, a Tezotal TV receiver has been developed that digitizes a paced video signal and performs various signal processing. Yong J! In order to achieve this, the frequency of the sampling clock is selected to be three or four times the color subcarrier frequency, and processing is performed to synchronize the sampling clock with the color burst signal. The wing aircraft is provided with means for adjusting the horizontal screen position, horizontal screen width, etc. using horizontal drive pulses. The horizontal drive pulse normally controls a horizontal oscillator with the output of an AFC circuit that synchronizes a horizontal synchronization signal and a horizontal flyback pulse,
It is created by waveform shaping the output of a horizontal oscillator. (Horizontal synchronization circuit) However, when viewed from a digital television receiver, the phase of the horizontal fly pulse is not particularly fixed with respect to the sampling clock.
In the case of a BC type digital television signal, the sampling clock has a frequency of about 14.3 Wms and a period of about 70 nwz. Digital television signals operate using the sampling clock as a basic clock. Therefore, if phase control is performed at the rate of the sampling clock in the horizontal synchronization circuit, s 70
ns@*o/ ivy will occur.
この発明は、上記の事情1cl!みてなされたもので、
フライバックパルスの位相検出を高精度で行ない、水平
同期回路におけるジッタを大幅に低減し得る水平ドライ
f/4ルス制御回路鵞提供するととを目的とする。This invention is based on the above circumstances 1cl! It was done by looking at
It is an object of the present invention to provide a horizontal dry f/4 pulse control circuit which can detect the phase of a flyback pulse with high precision and can significantly reduce jitter in a horizontal synchronization circuit.
この発明は例えば第9図に示すように、同期化手段J1
にて水平フライバックパルスBiPBをサンプリングク
ロックφ8にて同期化する・次に、補正信号発生手段3
2にお^て、フライバックパルスm1の同期化信号の位
相と!ンデリングクEl、りφ8の所定位相との差であ
るフライバック位相補正信号Flintを得る。For example, as shown in FIG.
The horizontal flyback pulse BiPB is synchronized with the sampling clock φ8. Next, the correction signal generating means 3
2, the phase of the synchronization signal of the flyback pulse m1 and! A flyback phase correction signal Flint is obtained which is the difference between the predetermined phase of the rotational torque El and φ8.
一方、水平tラッチ手段34は、水平同期信号を用いて
水平Pラッチ/fA−スHDを発生している。更に水平
ドライブ/4ルスHDの位相は、。On the other hand, the horizontal t latch means 34 generates the horizontal P latch/fA-s HD using the horizontal synchronizing signal. Furthermore, the phase of horizontal drive/4 Lux HD is.
水平ドライブ・フライ−寸ツクパルス位相制御信号DF
B Kて制御されている。水平ドライブ・フライバック
パルス位相制御信号DFBは、サンブリ・ンダク四ツク
φSの周期に同期化したタイ々ンr信号FBFと、水平
同期信号との位相差を位相制御手段5sycて積分すゐ
ことによりて得られている。Horizontal drive fly-dimension pulse phase control signal DF
It is controlled by BK. The horizontal drive flyback pulse phase control signal DFB is obtained by integrating the phase difference between the timing r signal FBF synchronized with the cycle of the Sunburi driver φS and the horizontal synchronization signal using the phase control means 5syc. It has been obtained.
従って、この位相制御手段33に更に、前記ナツツリン
グクロックφSの周期・よりも細かh単位で前記フライ
dツクdJLlス田1の位相情報をあられすフライバッ
ク位相補正信号FBΔτを入力し、前記位相制御信号D
FBを補正することで、7ライdツクΔルスIIFB
K起因する水平ジ、りを低減できるものである。Therefore, a flyback phase correction signal FBΔτ is further inputted to this phase control means 33, which collects phase information of the flyback clock dJLl field 1 in h units finer than the period of the nutring clock φS, and Control signal D
By correcting FB, 7 rides Δ Lus II FB
Horizontal jitter caused by K can be reduced.
以下この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は、この発明の一実施例によるデジタル水平同期
回路を示す、アナジグビデオ信号ムv8は、アナはダ・
デジタル変換器1111Cお−てサンプリングクロック
φSによりて、デシタルビデオ信号DV8 K変換され
る。サンプリングクayりφ8の周波数は、本実施例で
は、色副搬送波周波数1.04倍に選ばれてお秒、この
クロック−5−bRシステム全体の基本り四ツクとなる
・
デシタルビデオ信号DV51は、同期分離回路12、号
ンプリンダクロック間位相検出回路isI′C供給され
る・同期分離回路12は、デジタル曾チオ信号Dv8と
、同期分離レベルSEPとのレベル比較を行なって、同
期信号を分離し、複合同期信号C8を得る。複合同期信
号CBは、水平同期検出回路14へ導かれる。水平同期
検出回路14は、複合同期信号のパルス周期、幅を検出
するととによりて水平同期検出信号H8を得る。FIG. 1 shows a digital horizontal synchronization circuit according to an embodiment of the present invention.
The digital converter 1111C converts the digital video signal DV8K using the sampling clock φS. In this embodiment, the frequency of the sampling quadrature φ8 is selected to be 1.04 times the color subcarrier frequency, and this clock is the basis of the entire system.The digital video signal DV51 is , the synchronization separation circuit 12 is supplied with the output clock phase detection circuit isI'C. The synchronization separation circuit 12 compares the levels of the digital high-speed signal Dv8 and the synchronization separation level SEP, and separates the synchronization signal. Then, a composite synchronization signal C8 is obtained. Composite synchronization signal CB is guided to horizontal synchronization detection circuit 14. The horizontal synchronization detection circuit 14 detects the pulse period and width of the composite synchronization signal, thereby obtaining a horizontal synchronization detection signal H8.
ずンデリンダクEryり間位相検出回路IJは、第2図
、篤3図で詳しく説明するように、サンプリングクmy
りφ8と水平同期検出信号H8の立ち上がりエツジとの
位相差を検出し、位相補正信号C8jτを得る。As explained in detail in Fig. 2 and Fig. 3, the inter-phase detection circuit IJ of the
The phase difference between φ8 and the rising edge of the horizontal synchronization detection signal H8 is detected to obtain a phase correction signal C8jτ.
上記し九位相補正信号CBノtを得るまでの手段を、第
2図、第3図を参照して説明する。The means for obtaining the nine-phase correction signal CBnot described above will be explained with reference to FIGS. 2 and 3.
第2図は、水平同期信号の立ち上り部分を拡して示すタ
イムチ、−Fである0図において、デジタルビデオ信号
Dv8は、わかり中すくするためアナログ的に示してい
る。実際に、デジタル値として得られているのは、信号
DV8 K黒丸ヲ付した部分(サンプリングクロックφ
812)立ち上り部分)のみである、従って、複合同期
信号CBの立ち上抄エッゾは、サンゾリンrpcs、り
φSの立ち上りに同期し、また、複合同期信号CBから
検出される水平同期検出信号Haも複合同期信号CSの
立ち上りエツジに位相同期する。In FIG. 2, the digital video signal Dv8 is shown in analog form for ease of understanding in FIG. What is actually obtained as a digital value is the part of the signal DV8 K marked with a black circle (sampling clock φ
Therefore, the rising edge of the composite synchronizing signal CB is synchronized with the rising edge of the RPCs and the rising edge of the composite synchronizing signal CB, and the horizontal synchronizing detection signal Ha detected from the composite synchronizing signal CB is also synchronized with the rising edge of the composite synchronizing signal CB. The phase is synchronized to the rising edge of the synchronization signal CS.
しかしながら、今、図示の8点で水平同期信号Haが立
ち上ったとすると、実際の水平同期信号が同期分離し峙
ルsgpを横切0九と思われる時刻は、図示B点よりも
C8Δτだけ前の時点である。上記のC8ノτを求めれ
ば、サンプリングクロックφ8の周期よ抄も細かい精度
の水平同期信号H8O立ち上がり位相誤差を検出できる
・第3図は、上記のC8jτを位相補正信号として求め
るサンプリングクロック間位相検出回路IJを示してい
る・
分離レベルク田ス点検出回路JJJは、水平同期検出信
号H8の立ち上り検出時点Bの直前 、の時点ムのチー
ーDムと時点BのデータDBを得る。However, if the horizontal synchronization signal Ha rises at the 8 points shown in the figure, the time when the actual horizontal synchronization signal is synchronously separated and crosses the line sgp is 09, which is C8Δτ earlier than the point B shown in the figure. This is the point in time. By determining the above C8 τ, it is possible to detect the rising phase error of the horizontal synchronizing signal H8O with precision as fine as the period of the sampling clock φ8. Figure 3 shows the phase detection between sampling clocks that determines the above C8jτ as a phase correction signal. The separated level field point detection circuit JJJ, which shows the circuit IJ, obtains the team DM of the time point DM and the data DB of the time point B immediately before the rising edge detection time point B of the horizontal synchronization detection signal H8.
このデー−DA、DBは、り曹、り間位相演算回路13
2に入力される。この演算回路112は、更に同期分離
レベルSEPも用いて、次の演算を行なう。These data DA and DB are calculated by the phase calculation circuit 13.
2 is input. This arithmetic circuit 112 also uses the synchronization separation level SEP to perform the following arithmetic operation.
ここでは、ビデオ信号の同期分離レベル前後の傾をは、
一定であるという近似を行なりている。この演算により
て、位相補正信号C8Δτが得られる。Here, the slope before and after the sync separation level of the video signal is
An approximation is made that it is constant. Through this calculation, a phase correction signal C8Δτ is obtained.
JIIE I II K M * ? 説’J t h
s上、記水平同期検出信号11g、位相補正信号C8
ノτは、水平位相誤差検出回路IJに供給される・
水平位相誤差検出回路15は、菖4図で詳述するように
水平ループフィルタJ 6、デジタル制御発振器1rと
ともに、位相同期ループを形成している・との水平位相
同期ループは、デジタル制御発振器11の発振出力位相
(水平カウンタ出力の所定位相)と、ビデオ信号中の水
平同期信号の位相差を高精度で検出し、ビデオ信号中の
水平同期信号に水平カウンタ出力11CTR′)ま抄、
水平同期再生信号の所定位相が正確に宵、りするように
働く・
第4図を参照して上記位相同期ループについて説明する
。JIIE I II K M *? Theory'J t h
s, horizontal synchronization detection signal 11g, phase correction signal C8
τ is supplied to the horizontal phase error detection circuit IJ. The horizontal phase error detection circuit 15 forms a phase-locked loop with the horizontal loop filter J6 and the digitally controlled oscillator 1r, as detailed in Figure 4. The horizontal phase-locked loop with Horizontal counter output 11CTR') to horizontal synchronization signal,
The above-mentioned phase-locked loop will be explained with reference to FIG. 4.
デジタル制御発振器11は、水平同期検出信号Haによ
り発振の周期が制御される全デジタル盟O発振器であり
、クロッ248以上の高精度な動作が可能である。デジ
タル制御発振器JFは水平カウンタ111を有する。水
平カウンタ111は、水平カウンタリセット信号R8に
よ抄リセットされ、り臣ツクφBを計数する。The digitally controlled oscillator 11 is an all-digital oscillator whose oscillation period is controlled by the horizontal synchronization detection signal Ha, and is capable of highly accurate operation of 248 clocks or more. Digitally controlled oscillator JF has a horizontal counter 111. The horizontal counter 111 is reset by the horizontal counter reset signal R8, and counts the inputs φB.
水平力クン−111の水平同期再生信号としてのカウン
ト出力HCTRは、−数構出回路122と、水平位相誤
差検出回路15内のラッチ回路1111flC供給され
る。The count output HCTR as a horizontal synchronization reproduction signal of the horizontal force sensor 111 is supplied to the -number construction circuit 122 and the latch circuit 1111flC in the horizontal phase error detection circuit 15.
ラッチ回路151は、水平カウント出力H:rRを先の
水平同期検出信号HBによりてラッチし、七の値を減算
器152に供給する。減算器152は、ラッチ回路15
1の出力値から、先の位相補正信号C8jτを減算する
。このことは、水平同期検出信号Haの位相を水平カウ
ンタ出力の位相(値)K変換し、この値から先の位相補
正信号08ノτを引いたことに相当する。The latch circuit 151 latches the horizontal count output H:rR using the previous horizontal synchronization detection signal HB, and supplies the value of 7 to the subtracter 152. The subtracter 152 is the latch circuit 15
The previous phase correction signal C8jτ is subtracted from the output value of 1. This corresponds to converting the phase of the horizontal synchronization detection signal Ha to the phase (value) of the horizontal counter output and subtracting the previous phase correction signal 08 no τ from this value.
減算器152の出力は、減算器JJtJに入力される。The output of subtracter 152 is input to subtracter JJtJ.
減算器153は、更に、前記水平カウンタ111の出力
位相補正信号HCIτを前記減算器151の出力値から
引き算する。これは、水平カウンタ111のカウント出
力位相と、水平同期検出信号ll51の位相の関係が所
定の位相関係になりたとしても、水平カウン#111自
身にエラーがありた場合、真の同期が得られないからで
ある。The subtracter 153 further subtracts the output phase correction signal HCIτ of the horizontal counter 111 from the output value of the subtracter 151. This means that even if the count output phase of the horizontal counter 111 and the phase of the horizontal synchronization detection signal ll51 are in a predetermined phase relationship, true synchronization cannot be obtained if there is an error in the horizontal counter #111 itself. That's because there isn't.
次に、減算器153の出力は、更に減算器154に供給
され、水平カウンタ目標位相値Hrefを差し引かれる
。つまり、水平同期検出信号HBと、水平カウンタI’
llの出力位相が所定の関係であれば、減算器154の
出力値は予じめ計算できる。従って、減算器154にて
、水平カウンタ目標位相値Hrefを減算器153の出
力値から減算すれば、目標位相値Hr、fとの誤差を得
るととができる。Next, the output of the subtracter 153 is further supplied to a subtracter 154, where the horizontal counter target phase value Href is subtracted. In other words, the horizontal synchronization detection signal HB and the horizontal counter I'
If the output phase of ll has a predetermined relationship, the output value of the subtracter 154 can be calculated in advance. Therefore, by subtracting the horizontal counter target phase value Href from the output value of the subtracter 153 in the subtracter 154, the error between the target phase values Hr and f can be obtained.
減算器154の出力は、りン、タ回路x’ssに供給さ
れる。すζツタ回路155は、減算器154からの誤差
の大きい信号を制限する。このリミ、り回路155は、
水平同期検出信号H8が誤って検出された場合に、回路
の安定動作を保つのに有効に働く、すζ、タ回路155
の出力は、ループフィルタ16に供給される。The output of the subtracter 154 is supplied to the phosphor circuit x'ss. The ζtuter circuit 155 limits signals with large errors from the subtracter 154. This limiting circuit 155 is
The data circuit 155 works effectively to maintain stable operation of the circuit when the horizontal synchronization detection signal H8 is erroneously detected.
The output of is supplied to the loop filter 16.
ループフィルタ16は、フィードバックループ系の安定
度、収束時間等を決定する0本実施例では、すζ、タ回
路155からの位相誤差信号IRJK対し、係数乗算器
161で係数1が乗算され、また、係数乗算器165で
係数すが乗算される。係数a及びbは、ループフィルタ
160時定数を設定してhる。係数乗算器161の出力
は、加算器162とラッチ回路163で構成・される積
分回路で積分される。積分出力は、加算器16411C
お−て、前記係数乗算器11111の出力と加算される
。The loop filter 16 determines the stability, convergence time, etc. of the feedback loop system. , the coefficients are multiplied by the coefficient multiplier 165. Coefficients a and b set the loop filter 160 time constant. The output of the coefficient multiplier 161 is integrated by an integrating circuit composed of an adder 162 and a latch circuit 163. The integral output is the adder 16411C
Then, it is added to the output of the coefficient multiplier 11111.
上記ループフィルタ16の出力は、水平周期信号CHを
出力する=水子周期信号C1iは、デージタル制御発振
器11の発振周期を与えるものである。The output of the loop filter 16 is the horizontal periodic signal CH, which is the water-column periodic signal C1i that provides the oscillation period of the digitally controlled oscillator 11.
水平周期信号CHは、整数成分CHI(上位げ、ト)と
、小数成分CH2(下位ビット)K分けられて、整数成
分CHIは加算器xrsi供給され、小数成分CI’I
jは加算器1141f:、襖絵され2I−整数成分CH
Iは、クロックφS単位の発振周期を示し、小数成分C
HIはり田ツクφSの1周期内の発振周期誉意味する。The horizontal periodic signal CH is divided into an integer component CHI (higher bits) and a decimal component CH2 (lower bits).
j is adder 1141f: 2I-integer component CH
I indicates the oscillation period in units of clock φS, and the decimal component C
HI means the oscillation period within one period of the φS.
加算器1’13fICおいては、整数成分CHIと水平
標識周期値との加算が打なわれる。まえ、加算器114
は、ラッチ回路srsとともに積分回路を構成する。そ
して、加算器11−のキャリーC1ffは、前記加算器
JFJに加えられる。Adder 1'13fIC performs addition of the integer component CHI and the horizontal indicator period value. Before, adder 114
constitutes an integrating circuit together with the latch circuit srs. Then, the carry C1ff of the adder 11- is added to the adder JFJ.
今、水平カウンタ171が1水平期間に、り四ツクφ8
を910計数するものとする。とこで、位相誤差が何れ
の箇所にも生じなかったとすると、水平周期信号CMは
オール0である。Now, the horizontal counter 171 counts four times φ8 in one horizontal period.
It is assumed that 910 are counted. Now, assuming that no phase error occurs at any location, the horizontal periodic signal CM is all 0's.
ここで、水平標識周期値として910が設定されていれ
ば、−散積出回路112からは、水平カウンタ111が
、り四ツクφSを910計数した時点で、一致パルスR
8が得られる。この一致パルスR8は、水平カウンタ1
21のリセ、ト信号及びう、子回路115のう、チ/量
ルスとして用いられる。Here, if 910 is set as the horizontal indicator period value, the coincidence pulse R is output from the -scattering product output circuit 112 when the horizontal counter 111 counts 910 times
8 is obtained. This coincidence pulse R8 is the horizontal counter 1
21 is used as a reset signal and a signal for the child circuit 115.
今、仮りに、4水平周期で、1り田、り48分の位相ず
れが生じるものとすると、小数整分CHIとしては、φ
SII期の0.25分のデータがあられれる。このデー
タは、積分回路で蓄積され、4X0.25(4水平周期
)で第1”となり、キャリーとして加算器itsに入力
される。従って、このときは、水平カウンタ111は、
910+1個を計数したときに、一致パルスR8によっ
てリセットされる。ラッチ回路175の出力は、水平位
相誤差検出回路150減算器IS3にも与えられて偽る
ので、上記のルーデは、クロックφSの1周期内を更に
細かく分解しているかのように、位相補正を行なう。上
記のう、子回路115の出力は、水平カウンタ補正信号
HCIτであゐ。Now, suppose that a phase shift of 48 minutes occurs in 4 horizontal periods, then as a decimal integral CHI, φ
Data for 0.25 minutes of SII period is available. This data is accumulated in the integrating circuit, becomes the first "at 4X0.25 (4 horizontal periods), and is input to the adder its as a carry. Therefore, at this time, the horizontal counter 111 is
When counting 910+1, it is reset by the coincidence pulse R8. Since the output of the latch circuit 175 is also fed to the horizontal phase error detection circuit 150 and the subtracter IS3, the above Rude performs phase correction as if one cycle of the clock φS was further broken down. . As mentioned above, the output of the child circuit 115 is the horizontal counter correction signal HCIτ.
第1図に戻って説明する。上記の回路は、まず、りug
りφ80サンプリンダ周期のために存在する水平同期検
出信号H8の位相エラーを得て、更に水平カウント出力
の位相をクロックφSの周期以上の精度で修正している
・更に、水平カウント出力の位相が、ピテオ信号の水平
同期信号に対して所定の位相となるように、補正を行な
うことができる。The explanation will be returned to FIG. 1. The above circuit is first
The phase error of the horizontal synchronization detection signal H8 that exists due to the φ80 sampler cycle is obtained, and the phase of the horizontal count output is further corrected with an accuracy higher than the cycle of the clock φS.Furthermore, the phase of the horizontal count output is Correction can be made so that the PITEO signal has a predetermined phase with respect to the horizontal synchronization signal.
上記した、水平カウンタ補正信号HCノτ及び水平カウ
ント出力HCTRは、水平ドライブ回路21、フライ4
.り位相誤差検出回路19fC供給される。The above-mentioned horizontal counter correction signal HCnoτ and horizontal count output HCTR are supplied to the horizontal drive circuit 21, the fly 4
.. The phase error detection circuit 19fC is supplied to the phase error detection circuit 19fC.
フライバック位相誤差検出回路19は、テレビシ、ン受
侭機のフライバックパルスHFBと水平同期信号との位
相関係を所定の位相にするのに用いられる・まず、フラ
イバックパルス田1は、サンプリングクロックφSの1
周期内の位相を検出される。この検出回路は、サンデリ
ンダク蘭ツク間位相検出回路18である。The flyback phase error detection circuit 19 is used to set the phase relationship between the flyback pulse HFB of the television receiver and the horizontal synchronization signal to a predetermined phase. 1 of φS
The phase within the period is detected. This detection circuit is a Sandel-Indack interlock phase detection circuit 18.
上記号ンデリングクa、り関位相検出回路18は、フラ
イd、り位相補正信号FBΔTと、この信号の読みとり
タイζングパルスFBTをフライd、り位相誤差検出回
路JjK供給する。フライd9−位相誤差検出回路19
は、水平カウンタ出力HCTRとタイミングI4シスF
BT (サンプリングクロックに同期している)との位
相差情報を検出し、次に、フライバック位相補正信号n
lτと水平カウンタ補正信号HCΔτを用いて、前記位
相差情報を補正する。さらに、このように補正された位
相差情報は、水平画面位置制御信号1[PHによって補
正される。水平面画位置情報■1は、受像機の特性に応
じて、また、エーゾの好みに応じて画面位詮を調整する
ために、外部から操苑lうて与えられる信号である。The phase error detection circuit 18 supplies a phase correction signal FBΔT and a timing pulse FBT for reading this signal to the phase error detection circuit JjK. Fly d9-phase error detection circuit 19
is horizontal counter output HCTR and timing I4sisF
The phase difference information with BT (synchronized with the sampling clock) is detected, and then the flyback phase correction signal n
The phase difference information is corrected using lτ and the horizontal counter correction signal HCΔτ. Furthermore, the phase difference information corrected in this way is corrected by the horizontal screen position control signal 1 [PH. Horizontal image position information (1) is a signal given from the outside to the operator in order to adjust the screen position according to the characteristics of the receiver and according to the user's preferences.
上記のフライバック位相誤差検出回路1#は、フライd
ツク位相誤差信号ER2を得る。この信号I R−J
Fi、フライd、クループフィルタ20を介して水平ド
ライブ・フライ4.りΔルス間位相制御信号DFBとし
てとりだされ、水平シライブ発生回路21に供給される
。水平ドライブ発生回路11Fi、第7図にて説明する
水平ドラ41幅カクンタと、水平ドライf@制御信号H
PWとを比較する比較器を有し、水平PツイfAルスH
Dを得る。この場合、水平?ライブパルスHDの位相は
、水平カウンタ111(第4図で示す)との位相関係、
及びフライバックパルスHFBとの位相関係が所定の位
相関係となる。ζこで上記水平カウンタ171は、水平
同期信号との位相関係が所定の関係に補正され、また、
フライバックΔルスIIFBのサンプリングクロックφ
Bの1周期内の位相情報も得られている。従うて、水平
ドライfAルスHDは、クロック−8以上の精度で位相
制御が得られる。The above flyback phase error detection circuit 1# is based on the flyback phase error detection circuit 1#.
A phase error signal ER2 is obtained. This signal I R-J
Fi, fly d, horizontal drive fly via croup filter 20 4. The signal is taken out as the Δ pulse phase control signal DFB and supplied to the horizontal serial generation circuit 21. Horizontal drive generation circuit 11Fi, horizontal drive 41 width kakunta explained in FIG. 7, and horizontal drive f@control signal H
It has a comparator that compares the horizontal P
Get D. In this case, horizontal? The phase of the live pulse HD has a phase relationship with the horizontal counter 111 (shown in FIG. 4),
and the flyback pulse HFB have a predetermined phase relationship. ζThe horizontal counter 171 has its phase relationship with the horizontal synchronizing signal corrected to a predetermined relationship, and
Sampling clock φ of flyback ΔRus IIFB
Phase information within one cycle of B is also obtained. Therefore, the horizontal dry fA pulse HD can obtain phase control with an accuracy of clock -8 or higher.
上記した、りqツク関位相検出回路J Jl、フライバ
ック位相誤差検出回路1 t、ループフィル−70,水
平ドライブ発生回路XXO構成を更に具体的に説明する
。The above-mentioned configurations of the reverse phase detection circuit JJl, the flyback phase error detection circuit 1t, the loop fill 70, and the horizontal drive generation circuit XXO will be explained in more detail.
gs図は、クロ、り間位相検出回路18を示しており1
.第6図は、その動作説明のためのタイムチャートであ
る。The gs diagram shows the black and white phase detection circuit 18.
.. FIG. 6 is a time chart for explaining the operation.
フライd、りdルスIffBは、入力端子181を介し
てr−)ディレイ回路182に供給される。r−トディ
レイ回路1szlds サンプリングク寵、りφ8のお
よそ1/16の遅延量を持つノンインバータによる16
個のf−)遅延素子の直列回路である。従って、各P−
)遅延素子の出力IJ 〜dJtij、fa6図Vc示
す!5に、?ンプリングク■ツクφ8の1周期の1/1
6期間づつずれている−
出力d1〜47gは、これをサンプリングクロックφS
の立ち上砂でラッチするう、子回路issに供給される
。う、子回路188は、d1〜416に対応した出力・
1〜・16を有し、出力・1のみがラッチ回路184に
供給され、他の出力02〜・1#は、ラッチ回路185
に供給される。ラッチ回路114#i、mlをサンプリ
ンダク党、りφSの立ち上がりでう、チし、その出力を
ラッチ回路185のクロ、り入力端に供給する。また、
ラッチ回路184の出力は、フライdツク位相補正信号
FBjτの読みとりタイ建ングイルスFB’l’として
用いられる。う、子回路185の出力f2〜11gは、
計数回路186に供給される。この計数回路186は、
出力f2〜tieのうち第1mを計数し、その値をフラ
イバック位相補正信号FBノtとして出方する。The fly d and r d pulses IffB are supplied to an r-) delay circuit 182 via an input terminal 181. r-t delay circuit 1szlds Sampling circuit 16
It is a series circuit of f-) delay elements. Therefore, each P-
) Delay element output IJ ~dJtij, fa6 Figure Vc shows! To 5? 1/1 of one period of φ8
The outputs d1 to 47g are shifted by 6 periods - the sampling clock φS
It is supplied to the child circuit iss, which is latched by the rising sand. The child circuit 188 has outputs corresponding to d1 to 416.
1 to 16, only the output 1 is supplied to the latch circuit 184, and the other outputs 02 to 1# are supplied to the latch circuit 185.
supplied to The latch circuits 114#i and ml are turned on at the rising edge of the sampling resistor φS, and their outputs are supplied to the clock input terminal of the latch circuit 185. Also,
The output of the latch circuit 184 is used as a reading timing signal FB'l' for the fly-dock phase correction signal FBjτ. U, the outputs f2 to 11g of the child circuit 185 are
It is supplied to a counting circuit 186. This counting circuit 186 is
The first m of the outputs f2 to tie is counted, and the value is output as the flyback phase correction signal FBnot.
今、第6図に示すように、サンプリンダクロ、りφSの
立ち上り時点t61で、フライd。Now, as shown in FIG. 6, at the rising time t61 of the sample printer φS, the fly d.
りdルスHFBの位相情報がう、チされたとする。Assume that the phase information of the d Lus HFB is erased.
しかし、実際のフライd、りdルスFB’l’は、時点
telよりも以前の時点t60に立ち上がうているから
、図中のFBΔfが、フライd、り位相補正量に相当す
る。従って、ラッチ回路185内の′″l”の数を計数
すれば、とれを位相補正信号とするととができる0位相
補正量号FBjfは、ナーングリンダクo、りφBの1
周期以内で読み出す必要があるので、サンプリングクロ
ックφ8の立ち下がり時点t62で、タイミングパルス
FBTが立ち上がるように構成されている。However, since the actual fly d and phase FB'l' rises at time t60, which is earlier than the time tel, FBΔf in the figure corresponds to the fly d and phase correction amount. Therefore, by counting the number of ``l'' in the latch circuit 185, the zero phase correction amount signal FBjf, which can be obtained by taking the deviation as the phase correction signal, can be calculated as follows:
Since it is necessary to read out within the cycle, the timing pulse FBT is configured to rise at the fall time t62 of the sampling clock φ8.
第7図は、フライバック位相誤差検出回路19、ループ
フィルタ20、水平ドラ41発生回路21を示している
。FIG. 7 shows the flyback phase error detection circuit 19, the loop filter 20, and the horizontal driver 41 generation circuit 21.
水平位相誤差検出回路15内の水平カウンタ111から
のカウント出力HCTRは、ラッチ回路191において
、先のタイミングパルスFBT。The count output HCTR from the horizontal counter 111 in the horizontal phase error detection circuit 15 is input to the latch circuit 191 as the previous timing pulse FBT.
立ち上がりでラッチされる。これによって、水平カウン
ト出力HCTRと、タイミングパルスFBTの位相情報
が得られる。ラッチ回路191の出力は、減算器192
に供給される。減算器192では0、ラッチ回路191
の出力から、フライd、り位相補正信号FBノfが減算
される。更に減算器192の出力は、減算器19Jに供
給され、とこでは水平カラ221110位相補正信号H
CΔτが差し引かれる。これによって、サンプリングク
ロックφSの1周期よりも細かい単位で位相情報の補正
が得られる。更に減算器192の出力は、減算器194
に供給され、ことでは、水平画面位置制御信号HPHと
の間の誤差が演算される。減算器194の出力は、リミ
ッタ195に供給され、大きな誤差が制限され、フライ
バック位相誤差信号’pansとして□導出される。It is latched at the rising edge. As a result, horizontal count output HCTR and phase information of timing pulse FBT are obtained. The output of the latch circuit 191 is the subtracter 192
supplied to 0 in the subtracter 192, latch circuit 191
The phase correction signal FB and f are subtracted from the output of . Further, the output of the subtracter 192 is supplied to a subtracter 19J, where the horizontal color 221110 phase correction signal H
CΔτ is subtracted. As a result, phase information can be corrected in units smaller than one cycle of the sampling clock φS. Further, the output of the subtracter 192 is transmitted to the subtracter 194.
The error between the horizontal screen position control signal HPH and the horizontal screen position control signal HPH is calculated. The output of the subtracter 194 is fed to a limiter 195 to limit large errors and is derived as a flyback phase error signal 'pans.
フライd、り位相誤差信号IRjは、ループフィルタ2
0の係数乗算器201で係数Cが乗算され、その結果得
られた信号は、加算器202とラッチ回路20Bで構成
される積分回路で積分される。そして積分出力は、水平
ドライブ・フライdツクパルス間位相制御信号DFBと
して、水平ドライブ発生回路21の減算器211に供給
される。The fly d and the phase error signal IRj are passed through the loop filter 2.
A coefficient C is multiplied by a coefficient C of 0 in a coefficient multiplier 201, and the resulting signal is integrated by an integrating circuit composed of an adder 202 and a latch circuit 20B. The integrated output is then supplied to the subtracter 211 of the horizontal drive generation circuit 21 as the horizontal drive fly-dock pulse interphase control signal DFB.
水平ドライブ発生回路21は、上記のように位相誤差が
検出されるフライd、りパルスと、水平rライ’fパル
スHD間の位相関係を所定の関係に葆神する。The horizontal drive generation circuit 21 maintains a predetermined phase relationship between the fly d pulse and the horizontal r lie f pulse HD in which a phase error is detected as described above.
位相制御信号DFBは、減算器211に入力される。と
の減算alllKは、水平画面位置制御信号HPHが供
給されて込る。減算器211におい壬は、水平画面位置
制御信号EPHから先の水平ドライブ・フライパ、り・
母ルス間位相制御信号DPBが差し引かれ、水平ドライ
f /4ルスの立ち上り位相が決定される。減算器21
1ではフライd、りパルスの遅延分が修正される。Phase control signal DFB is input to subtracter 211. The horizontal screen position control signal HPH is supplied to the subtraction allK. The subtracter 211 outputs a signal from the horizontal drive flyper to the horizontal screen position control signal EPH.
The inter-pulse phase control signal DPB is subtracted, and the rising phase of the horizontal dry f/4 pulse is determined. Subtractor 21
1, the delay of the fly pulse is corrected.
次に、減算器211の出力は、加算器212に供給され
、水平カウンタ位相補正信号HCΔτと加算される。辷
れは、φS単位の水平カウンタ出力HCT1にとの比較
が行なわれる前にサンプリンダクロ、りφSの1周期よ
りも細かい精度で修正し、結果として水平?ライブパル
スHDの精度を向上するためである。Next, the output of the subtracter 211 is supplied to an adder 212 and added to the horizontal counter phase correction signal HCΔτ. The slippage is corrected with a precision finer than one period of φS using the sampling dacro before comparison is made with the horizontal counter output HCT1 in units of φS, and as a result, the horizontal counter output HCT1 is corrected with an accuracy finer than one period of φS. This is to improve the accuracy of live pulse HD.
加算器211の出力の上位ピットの整数分CFJは、一
致回路213に供給され、下位ピットの小数分CFjは
選択回路211に制御信号として与えられる。一致回路
213Vcおいては、整数分CFIと水平カウント出力
HCTRとが一致したときに、す°セ、トパルスR8J
が得られ、このり七、トパルスR8Jは、水平ドライブ
幅カウンタ214をり七、トする。The integer portion CFJ of the upper pits of the output of the adder 211 is supplied to the coincidence circuit 213, and the decimal portion CFj of the lower pits is given to the selection circuit 211 as a control signal. In the coincidence circuit 213Vc, when the integer CFI and the horizontal count output HCTR match, the output pulse R8J is set.
is obtained, and this pulse R8J inverts the horizontal drive width counter 214 by seven times.
水平ドライブ幅カウンタ214は、リセ、トされるとと
くより、φS単位のドライブパルスHDSを立ち上がら
せ、クロック−8を計数する。When the horizontal drive width counter 214 is reset or reset, it raises the drive pulse HDS in units of φS and counts -8 clocks.
この計数値は、比較器215において、水平ドライブ幅
制御信号胛と比較される。比較器215は、水平ドライ
ブ幅制御信号HPWよりも、水平ドライブ幅カウンタ2
14の出力の値が大きくなったと亀に、ドライブパルス
HDBを立チ下らせる。This count value is compared in comparator 215 with the horizontal drive width control signal. Comparator 215 detects horizontal drive width counter 2 rather than horizontal drive width control signal HPW.
When the value of the output No. 14 becomes large, the drive pulse HDB is made to fall.
ドライブパルス11DBは、P−)ディレイ回路11g
に供給される。このe−)ディレィ回路215は、第5
図に示したr−)ディレィ回路182と同様な構成であ
り一クロックφSの周期よりも細かい精度の位相を有し
た複数のドライブパルスを得る。この複数のドライブパ
ルスのうち、いずれか1つは、選択回路211により選
択され、真の水平ドライブパルスHDとして出力される
。選択回路217は、加算器212からの小数成分CF
Jに応じて、選択パルスを決定する。つtす、水平ドラ
イブパルスHDは、サンプリングクロックφSの周期よ
りも細か込精度の位相に制御される。Drive pulse 11DB is P-) delay circuit 11g
supplied to This e-) delay circuit 215
It has the same configuration as the r-) delay circuit 182 shown in the figure, and obtains a plurality of drive pulses having a phase accuracy finer than the period of one clock φS. Any one of the plurality of drive pulses is selected by the selection circuit 211 and output as a true horizontal drive pulse HD. The selection circuit 217 selects the fractional component CF from the adder 212.
A selection pulse is determined according to J. The horizontal drive pulse HD is controlled to a phase with finer precision than the period of the sampling clock φS.
上記の水平フライパ、り位相誤差検出回路19、フライ
バックパルスルーデフィルタ20、水平ドライブ発生回
路21は、flIc8図に示すように、水平フライバッ
クパルス田1の立ち上り位相を、水平カラン−111の
値と水平画面位置制御信号HPHの値とが一致する時点
t81に合わせるように働く、このために、水平ドライ
ブパルスHDが発生されてから、水平フライd、りΔル
スHyBが得られるまでの時間遅れ情報、つまりDFB
を位相誤差検出回路19、ループフィルタ20によって
得る。この場合、フライ/脅ツクパルスから得るタイン
ング情報の位相は、クロ、りφSよりも細かい位相修正
がなされ、また、水平カウンタ111のカウント出力か
ら得るカウント情報に対してもクロ、りφSよりも細か
い位相修正がなされている。そして、上記水平rライブ
・フライ−守ツク間位相制御信号DFBに基づいて、前
記水平ドライブパルスHDの位相が精度良く決定される
。The horizontal flyper, the phase error detection circuit 19, the flyback pulse Rude filter 20, and the horizontal drive generation circuit 21 convert the rising phase of the horizontal flyback pulse field 1 into the horizontal flyback pulse field 111, as shown in figure flIc8. It works to match the value to the time point t81 when the value of the horizontal screen position control signal HPH coincides with the value of the horizontal screen position control signal HPH.For this purpose, the time from when the horizontal drive pulse HD is generated until the horizontal fly d and the horizontal fly Δ pulse HyB are obtained. Delay information, or DFB
is obtained by the phase error detection circuit 19 and the loop filter 20. In this case, the phase of the timing information obtained from the fly/threat pulse is subjected to a finer phase correction than that of black and riφS, and the phase of the timing information obtained from the count output of the horizontal counter 111 is also finer than that of black and riφS. Phase correction has been made. Then, the phase of the horizontal drive pulse HD is determined with high accuracy based on the horizontal r live fly-guard phase control signal DFB.
第9図は第7図の回路を更にブロック化して示している
。第9図に示すように、同期化手段31にて水平フライ
d、りΔルスHFBをサンプリングクロックφSにて同
期化する0次に、補正信号発生手段32において、フラ
イd、りΔルスHFBの同期化信号の位相とサンプリン
ダクロ、りφSの所定位相との差であるフライd。FIG. 9 shows the circuit of FIG. 7 further divided into blocks. As shown in FIG. 9, the synchronization means 31 synchronizes the horizontal fly d and the horizontal Δrus HFB with the sampling clock φS, and the correction signal generating means 32 synchronizes the horizontal fly d and the Δrus HFB with the sampling clock φS. fly d, which is the difference between the phase of the synchronization signal and the predetermined phase of the sampler φS;
り位相補正信号FBΔτを得る。Then, a phase correction signal FBΔτ is obtained.
一方、水平Pライブ手段34は、水平同期信号を用いて
水平ドライブパルスHDを発生している。更に水平ドラ
イブパルスIiDの位相は、水平?ライブ・フライバッ
クパルス位相制御信号DFBにて制御されている。水平
ドライブ・フライd、りdルス位相制御信号DFBは、
サンプリングクロ嗜り参Sの周期に同期化したタインン
ダ信畳ymyと、水平同期信号との位相差を位相制御手
段3aにて積分することによって得られている・
従って、この位相制御手段33に更に、前記サンプリン
ダクロ、りφSの周期よりも細か層単位で前記フライバ
ックパルスHFHの位相情報をあられす→ライパラク位
相補正信号FBΔτを入力し、前記位相制御信号DFB
を補正することで、フライd、りdルスHFBに起因す
る水平ジッタを低減できるものである。On the other hand, the horizontal P live means 34 generates the horizontal drive pulse HD using the horizontal synchronization signal. Furthermore, is the phase of the horizontal drive pulse IiD horizontal? It is controlled by a live flyback pulse phase control signal DFB. Horizontal drive fly d, ri drus phase control signal DFB is:
It is obtained by integrating the phase difference between the inverter signal ymy synchronized with the period of the sampling clock signal S and the horizontal synchronizing signal in the phase control means 3a. , input the phase information of the flyback pulse HFH in layer units finer than the period of the sampler φS → input the phase correction signal FBΔτ, and input the phase control signal DFB
By correcting this, it is possible to reduce the horizontal jitter caused by fly d and ruth HFB.
以上説明したよりに、この発明によると、フライd、り
dルスの位相検出をサンプリングクロックの精度よりも
高い精度で検出し、該フライバックパルスの位相情報を
高精度化することにより、高精度の位相の水平?ライブ
ー々ルスを得ることがで亀る。As explained above, according to the present invention, the phase of the fly-d and r-d pulses is detected with higher accuracy than the accuracy of the sampling clock, and the phase information of the flyback pulse is made highly accurate. Horizontal phase of? It's fun to get live Luz.
第1図はこの発明の一実施例を示す構成説明図、第2図
は水平同期補正信号を得るために示した動作波形図、第
3図は第1図のクロック間位相検出回路を詳しく示す図
、第4図は111図の水平同期再生信号発生部を更に詳
しく示す図、第5図は第1図のフライ/青ツククロッ″
り間位相検出回路を詳しく示す図、第6図は第5図の回
路の動作波形図、第7図は第1図の水平?ライブパルス
発生部を更に詳しく示す図、第8図は第1図の回路の動
作を示す波形図、第9図は第7図の回路をfvxツク化
して示す図である。
11・−アナはダ・デジタル変換器、Jj−・・同期分
離回路、13・・・サンプリングクロック間位相検出回
路、14・−水平同期検出回路、15・・・水平位相誤
差検出回路、2g−・・水平ループフィルタ、11−デ
ジタル制御発振器、Jj−・・サンプリンダクロ、り間
位相検出回路、19−・フライd、り位相誤差検出回路
、JO−・・フライバックループフィルタ、21・−水
平ドライブ発生回路・
出願人代理人 弁理士 鈴江 武 彦
第2図
第3図
t60 t61 t62
第6図FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention, FIG. 2 is an operational waveform diagram for obtaining a horizontal synchronization correction signal, and FIG. 3 is a detailed diagram of the inter-clock phase detection circuit of FIG. 1. Figure 4 shows the horizontal synchronization reproduction signal generation section in Figure 111 in more detail, and Figure 5 shows the fly/blue clock in Figure 1.
Figure 6 shows the operating waveforms of the circuit in Figure 5, and Figure 7 shows the horizontal phase detection circuit in Figure 1. FIG. 8 is a waveform diagram showing the operation of the circuit of FIG. 1, and FIG. 9 is a diagram showing the circuit of FIG. 7 as an fvx block. 11.-Ana is da digital converter, Jj-..Synchronization separation circuit, 13..-Sampling clock phase detection circuit, 14.-Horizontal synchronization detection circuit, 15..-Horizontal phase error detection circuit, 2g-・・Horizontal loop filter, 11-digital control oscillator, Jj-・sampler dacro, inter-phase detection circuit, 19-・fly d, ri phase error detection circuit, JO-・flyback loop filter, 21・-horizontal Drive generation circuit / Patent attorney Takehiko Suzue Figure 2 Figure 3 t60 t61 t62 Figure 6
Claims (2)
するデジタルテレビジョンシステムにおいて、 前記サンプリングクロックの周期にて同期化した水平フ
ライバックパルスのタイミング信号と、水平同期信号と
の位相差信号を積分することによって水平ドライブ・フ
ライバックパルス間位相制御信号を得る手段と、 前記水平ドライブ・フライバックパルス間位相制御にて
水平ドライブパルスの出力タイミングが制御される水平
ドライブ発生手段と、 前記フライバックパルスと前記サンプリングクロックを
入力とし、前記サンプリングクロック周期より短い期間
で前記水平フライバックパルスの同期化信号を得る手段
と、 前記同期化信号と前記サンプリングクロックの所定位相
との差である水平フライバック位相補正信号を得、これ
により前記位相制御信号を補正する手段とを具備したこ
とを特徴とする水平ドライブパルス制御回路。(1) In a digital television system that operates using a sampling clock as a basic clock, horizontal means for obtaining a drive/flyback pulse phase control signal; horizontal drive generation means for controlling the output timing of the horizontal drive pulse by the horizontal drive/flyback pulse phase control; and the flyback pulse and the sampling clock. means for obtaining a synchronization signal of the horizontal flyback pulse in a period shorter than the sampling clock cycle; and obtaining a horizontal flyback phase correction signal that is the difference between the synchronization signal and a predetermined phase of the sampling clock. , and means for correcting the phase control signal.
記フライバックパルスを複数の遅延素子で受けて遅延信
号列を作るディレイ回路と、前記遅延信号列を前記サン
プリングクロックの所定位相でラッチする第1のラッチ
回路と、前記第1のラッチ回路のラッチ信号の1つを前
記サンプリングクロックの反転時に ラッチし前記タイミング信号を得る第2の ラッチ回路と、前記タイミング信号で前記第1のラッチ
回路の出力信号のうち0又は1を計数してその値を前記
フライバック位相補正信号とする計数手段とを具備した
ことを特徴とする特許請求の範囲第1項記載の水平ドラ
イブパルス制御回路。(2) The means for obtaining the flyback phase correction signal includes a delay circuit that receives the flyback pulse with a plurality of delay elements to generate a delayed signal train, and a delay circuit that latches the delayed signal train at a predetermined phase of the sampling clock. a second latch circuit that latches one of the latch signals of the first latch circuit when the sampling clock is inverted to obtain the timing signal; 2. The horizontal drive pulse control circuit according to claim 1, further comprising counting means for counting 0 or 1 among the output signals and using that value as the flyback phase correction signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9633185A JP2513602B2 (en) | 1985-05-07 | 1985-05-07 | Horizontal drive pulse control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9633185A JP2513602B2 (en) | 1985-05-07 | 1985-05-07 | Horizontal drive pulse control circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61255169A true JPS61255169A (en) | 1986-11-12 |
JP2513602B2 JP2513602B2 (en) | 1996-07-03 |
Family
ID=14162029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9633185A Expired - Lifetime JP2513602B2 (en) | 1985-05-07 | 1985-05-07 | Horizontal drive pulse control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2513602B2 (en) |
-
1985
- 1985-05-07 JP JP9633185A patent/JP2513602B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JP2513602B2 (en) | 1996-07-03 |
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