JPS61255057A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61255057A JPS61255057A JP60095917A JP9591785A JPS61255057A JP S61255057 A JPS61255057 A JP S61255057A JP 60095917 A JP60095917 A JP 60095917A JP 9591785 A JP9591785 A JP 9591785A JP S61255057 A JPS61255057 A JP S61255057A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＬＳＩ用のキャパシタに係り、特に高集積高
速バイポーラメモリ用キャパシタに好適な小面積大容量
のキャパシタに関する。
速バイポーラメモリ用キャパシタに好適な小面積大容量
のキャパシタに関する。
従来の半導体装置としては、特開昭５３−４３４８５号
において、第１図に示す回路構造の高速バイポーラメモ
リセルが提案されている。このメモリセルは、図示のよ
うに負荷抵抗Ｒ，，Ｒ，に並列にダイオードＤ、、Ｄ、
が形成され、かつ該ダイオードがキャパシタＣ，，Ｃ，
の代用をすることを特徴としている。このような構成に
より、このメモリセルは次の点が改良されている。すな
わち（１）高速のスイッチングが可能で、（２）動作余
裕度が増大し、（３）α線によるソフトエラーが防止で
きる点である。
において、第１図に示す回路構造の高速バイポーラメモ
リセルが提案されている。このメモリセルは、図示のよ
うに負荷抵抗Ｒ，，Ｒ，に並列にダイオードＤ、、Ｄ、
が形成され、かつ該ダイオードがキャパシタＣ，，Ｃ，
の代用をすることを特徴としている。このような構成に
より、このメモリセルは次の点が改良されている。すな
わち（１）高速のスイッチングが可能で、（２）動作余
裕度が増大し、（３）α線によるソフトエラーが防止で
きる点である。
なお、これらの３つの利点を生かすためには、キャパシ
タＣ１，Ｃ，にはそれぞれ約５００ｆＦの静電容量が必
要とされる。従来の半導体装置においては、この静電容
量を得るために、上述のごとくキャパシタの代用として
ショットキバリアダイオードの静電容量を用いている。
タＣ１，Ｃ，にはそれぞれ約５００ｆＦの静電容量が必
要とされる。従来の半導体装置においては、この静電容
量を得るために、上述のごとくキャパシタの代用として
ショットキバリアダイオードの静電容量を用いている。
一方、従来の半導体装置におけるショットキバリアダイ
オードとしでは主として、白金シリサイド層−シリコン
界面を用いている。しかし、このようなダイオードによ
って得られる静電容量は単位面積当り最大３．４ ｆ
Ｆ／μイ程度に過ぎないので、上記の必要な静電容量を
得るためには該ダイオードの面積は約１５０μ−にもな
り、メモリセルの面積の約３０％を占めてしまう、この
ことは、バイポーラメモリセルを高集積化するのに重大
な障害となっている。
オードとしでは主として、白金シリサイド層−シリコン
界面を用いている。しかし、このようなダイオードによ
って得られる静電容量は単位面積当り最大３．４ ｆ
Ｆ／μイ程度に過ぎないので、上記の必要な静電容量を
得るためには該ダイオードの面積は約１５０μ−にもな
り、メモリセルの面積の約３０％を占めてしまう、この
ことは、バイポーラメモリセルを高集積化するのに重大
な障害となっている。
ており、その際、小面積大容量のキャパシタが必要とな
っている。
っている。
本発明の目的は、大容量のキャパシタを小面積のＳｉ基
板に形成することにある。
板に形成することにある。
小面積大容量のキャパシタを得る方法としては（１）溝
型キャパシタ（２）スタックキャパシタ（３）高誘電率
材料を使う、［（１）、（２）との組み合わせ可〕以上
の方法が考えられる。
型キャパシタ（２）スタックキャパシタ（３）高誘電率
材料を使う、［（１）、（２）との組み合わせ可〕以上
の方法が考えられる。
本発明では、上記（１）、（３）の組み合わせを考えた
。特にバイポーラメモリは、ＭＯＳメモリーと比べて動
作電圧が０．５ Ｖと低いことから、極めて薄い絶縁膜
でも使用可能である。しかしながら１次世代のバイポー
ラメモリの設計に必要なキャパシタの単位面積当りの容
量は１０ ｆ Ｆ／μボとされている。これに必要な膜
厚はＳｉｎ。
。特にバイポーラメモリは、ＭＯＳメモリーと比べて動
作電圧が０．５ Ｖと低いことから、極めて薄い絶縁膜
でも使用可能である。しかしながら１次世代のバイポー
ラメモリの設計に必要なキャパシタの単位面積当りの容
量は１０ ｆ Ｆ／μボとされている。これに必要な膜
厚はＳｉｎ。
で３０人程度となり、欠陥密度が多く使用できるレベル
でない、一方、熱窒化オキシナイトライド。
でない、一方、熱窒化オキシナイトライド。
熱窒化シリコンでは誘電率が大きいため、４０〜５０人
となる。オキシナイトライドの欠陥密度膜厚依存性の一
例を第２図に示す０本図の例は１０５０℃、６０分間、
７６０Ｔｏｒｒの下でＮＨ，をＳ ｉ Ｏ。
となる。オキシナイトライドの欠陥密度膜厚依存性の一
例を第２図に示す０本図の例は１０５０℃、６０分間、
７６０Ｔｏｒｒの下でＮＨ，をＳ ｉ Ｏ。
に反応せしめたときの生成オキシナイトライドの欠陥密
度特性を示したものである。オキシナイトライドの膜厚
が６０Å以下だと、Ｓｉｎ、に比べて著しく欠陥密度が
減少し、実用可能なレベルとなることがわかる。更に、
この薄膜オキシナイトライドは、Ｓｉ基板に開口した溝
の内表面に容易に形成できるため、更に単位面積のあた
りの容量を３０〜４０ ｆ Ｆ／μゴとすることが可能
である。
度特性を示したものである。オキシナイトライドの膜厚
が６０Å以下だと、Ｓｉｎ、に比べて著しく欠陥密度が
減少し、実用可能なレベルとなることがわかる。更に、
この薄膜オキシナイトライドは、Ｓｉ基板に開口した溝
の内表面に容易に形成できるため、更に単位面積のあた
りの容量を３０〜４０ ｆ Ｆ／μゴとすることが可能
である。
特に、溝形成技術は、Ｉ ＮＤＲＡＭのキャパシタとが
、バイポーラのＵ溝分離などの技術を通じて確立されて
いるというメリットがある。
、バイポーラのＵ溝分離などの技術を通じて確立されて
いるというメリットがある。
次に、この薄い膜の長期信頼度について、検討した経時
的絶縁破壊評価の結果を第３図に示す。
的絶縁破壊評価の結果を第３図に示す。
縦軸は累積破壊率が５０％に達する寿命（ｔｇａ）、横
軸は比誘電率をεとストレス電界強度Ｅの積ε×Ｅであ
る。同一のε×Ｅで、他の絶縁膜と寿命を比較すること
は、同一面積当り同一蓄積電荷Ｑを有するキャパシタに
、同一ストレス電圧Ｖを印加した場合の寿命を比較して
いることに相当する。
軸は比誘電率をεとストレス電界強度Ｅの積ε×Ｅであ
る。同一のε×Ｅで、他の絶縁膜と寿命を比較すること
は、同一面積当り同一蓄積電荷Ｑを有するキャパシタに
、同一ストレス電圧Ｖを印加した場合の寿命を比較して
いることに相当する。
この理由を簡単に説明する、
ａ ！
（但し、ε。：真空の誘電率、ｃ、：誘電体の比誘電率
、ｄｘ ：誘電体の膜厚、Ｓ：キャパシタの面積） （１）式より ε！■ （Ｅｌ ；誘電体Ｉに印加されるストレス電界強度）以
上より、単位面積当り、同一蓄積電荷を有するキャパシ
タに、同一ストレス電圧を印加すると。
、ｄｘ ：誘電体の膜厚、Ｓ：キャパシタの面積） （１）式より ε！■ （Ｅｌ ；誘電体Ｉに印加されるストレス電界強度）以
上より、単位面積当り、同一蓄積電荷を有するキャパシ
タに、同一ストレス電圧を印加すると。
ｃ−Ｅは一定となり、従って、同一ε・Ｅでの寿命を比
較すると、各種の絶縁膜からなるキャパシタの寿命、つ
まり長期信頼度を比較することになる。第３図より、オ
キシナイトライドはＳｉｎ。
較すると、各種の絶縁膜からなるキャパシタの寿命、つ
まり長期信頼度を比較することになる。第３図より、オ
キシナイトライドはＳｉｎ。
よりも１〜２桁寿命がすぐれ、Ｔａ、ＯＳは同レベルに
あることがわかり、現状、使用可能な絶縁膜の中でトッ
プレベルの信頼度を持つことが推定されている。
あることがわかり、現状、使用可能な絶縁膜の中でトッ
プレベルの信頼度を持つことが推定されている。
本発明の概念をまとめると、バイポーラメモリでは動作
電圧が０．５ ｖであるため、極めて薄い絶縁膜を使用
することができる。しかし、欠陥密度長期信頼度を考慮
すると、オキシナイトライドが優れており、しかも、溝
型キャパシタも容易に形成可能である。従って、極めて
薄い（５０Å以下）のオキシナイトライド、あるいは直
接窒化膜を、Ｓｉ基板表面に開口した溝の内表面に形成
し、実効的に極めて大容量で、かつ、信頼度の優れた溝
型キャパシタを形成することができる。
電圧が０．５ ｖであるため、極めて薄い絶縁膜を使用
することができる。しかし、欠陥密度長期信頼度を考慮
すると、オキシナイトライドが優れており、しかも、溝
型キャパシタも容易に形成可能である。従って、極めて
薄い（５０Å以下）のオキシナイトライド、あるいは直
接窒化膜を、Ｓｉ基板表面に開口した溝の内表面に形成
し、実効的に極めて大容量で、かつ、信頼度の優れた溝
型キャパシタを形成することができる。
以下、実施例によって本発明の詳細な説明する・（実施
例１） 本発明によるＣＣＣ型キャパシタの製造工程の一実施例
を第４１！Ｉに断面図を用いて示す。
例１） 本発明によるＣＣＣ型キャパシタの製造工程の一実施例
を第４１！Ｉに断面図を用いて示す。
第４図（ａ）では、Ｓｉ基板１上に素子間分離領域２を
形成し、フォトレジスト３をパターン形成したのち、反
応性スパッタエッチ法により、Ｓｉ基板１に対して垂直
な溝を形成する。このとき、ＣＣａ、に０３ を約２０
％添加した反応ガスを用いると、溝の形状がほぼ垂直と
なる。
形成し、フォトレジスト３をパターン形成したのち、反
応性スパッタエッチ法により、Ｓｉ基板１に対して垂直
な溝を形成する。このとき、ＣＣａ、に０３ を約２０
％添加した反応ガスを用いると、溝の形状がほぼ垂直と
なる。
第４図（ｂ）に示す様に、フォトレジスト３を除去した
のち、０□ガスとＮ２ガスの混合ガスによる希釈酸化法
を用い、Ｏｘ ／ （Ｏｘ ＋ Ｎｚ ）を約０．５〜
１％程度として、酸化温度１０００℃、約２５分間で５
〜６ｎｍ程度の膜厚のＳｉ０．４を形成する。
のち、０□ガスとＮ２ガスの混合ガスによる希釈酸化法
を用い、Ｏｘ ／ （Ｏｘ ＋ Ｎｚ ）を約０．５〜
１％程度として、酸化温度１０００℃、約２５分間で５
〜６ｎｍ程度の膜厚のＳｉ０．４を形成する。
第４図（ｃ）に示す様に、このＳｉ０，４をＮＨ，雰囲
気中で、 １０５０℃、６０分、７６０ Ｔｏｒｒで窒
化すると、約５〜６ｎｍのオキシナイトライド層５が形
成される。
気中で、 １０５０℃、６０分、７６０ Ｔｏｒｒで窒
化すると、約５〜６ｎｍのオキシナイトライド層５が形
成される。
第４図（ｄ）に示す様に、上記電極として多結晶Ｓｉ６
を、８７５℃に下げたデポ温度で被着し。
を、８７５℃に下げたデポ温度で被着し。
加工すると所望のキャパシタを形成できる。
（実施例２）
本発明によるＣＣＣ型キャパシタの製造工程の他の実施
例を第５図に断面図を用いて示す。
例を第５図に断面図を用いて示す。
第５図（ａ）では、Ｓｉ基板１上に素子間分離領域２を
形成し、フォトレジスト３をパターン形成したのち、反
応性スパッタエッチ法により、Ｓｉ基板１に対して垂直
な溝を形成する。このとき、ＣＣＱ４に０２ を約２０
％添加した反応ガスを用いると、溝の形状がほぼ垂直と
なる。
形成し、フォトレジスト３をパターン形成したのち、反
応性スパッタエッチ法により、Ｓｉ基板１に対して垂直
な溝を形成する。このとき、ＣＣＱ４に０２ を約２０
％添加した反応ガスを用いると、溝の形状がほぼ垂直と
なる。
第５図（ｂ）に示す様に、フォトレジストを除去したの
ち、ＮＨ，雰囲気中で、 １０５０℃、６０分、７６０
Ｔｏｒｒで溝内面を窒化し、窒化層７を形成する０次
いで第５図（ｃ）に示す様に、上部電極として多結晶Ｓ
ｉ６を、８７５℃に下げたデボ温度で被着し、加工する
と所望のキャパシタを形成できる。
ち、ＮＨ，雰囲気中で、 １０５０℃、６０分、７６０
Ｔｏｒｒで溝内面を窒化し、窒化層７を形成する０次
いで第５図（ｃ）に示す様に、上部電極として多結晶Ｓ
ｉ６を、８７５℃に下げたデボ温度で被着し、加工する
と所望のキャパシタを形成できる。
本発明のキャパシタを用いると、従来のＰｔＳｉショッ
トキーバリアダイオード（ＳＢＤ）の単位容量の１０倍
以上確保することができ、面積は１／に １０に縮小される。従って１本発明は６４芦バイポーラ
メモリなどの高速高集積バイポーラデバイスの製造にお
いて多大の効果を発揮する。
トキーバリアダイオード（ＳＢＤ）の単位容量の１０倍
以上確保することができ、面積は１／に １０に縮小される。従って１本発明は６４芦バイポーラ
メモリなどの高速高集積バイポーラデバイスの製造にお
いて多大の効果を発揮する。
第１図は、高速バイポーラメモリセルの回路図、第２図
は、オキシナイトライドの欠陥密度の膜厚依存性を示す
グラフ、第３図は１Ｍ積被破壊率５０％に達する寿命の
５ＸＥ（比誘電率とストレス電界強度）の依存性を示す
グラフ、第４，５図は、本発明の実施例におけるＣＣＣ
型キャパシタの製造工程の断面図である。 １・・・Ｓｉ基板、２・・・素子分離絶縁膜、３・・・
フォトレジスト、４・・・超薄膜熱酸化ＳｉＯ，，５・
・・熱窒化オキシナイトライド、６・・・多結晶Ｓｉ、
７・・・熱窒化シリコン。 第１図 第２図 威 ４ 〔九電〕 竿３０
は、オキシナイトライドの欠陥密度の膜厚依存性を示す
グラフ、第３図は１Ｍ積被破壊率５０％に達する寿命の
５ＸＥ（比誘電率とストレス電界強度）の依存性を示す
グラフ、第４，５図は、本発明の実施例におけるＣＣＣ
型キャパシタの製造工程の断面図である。 １・・・Ｓｉ基板、２・・・素子分離絶縁膜、３・・・
フォトレジスト、４・・・超薄膜熱酸化ＳｉＯ，，５・
・・熱窒化オキシナイトライド、６・・・多結晶Ｓｉ、
７・・・熱窒化シリコン。 第１図 第２図 威 ４ 〔九電〕 竿３０
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に溝が形成されている半導体装置にお
いて、該溝の内表面を含む半導体基板上に該半導体の酸
化膜を形成した後、該酸化膜を窒化して、酸窒化膜とし
、該酸窒化膜を覆うようにして電極が形成され、該電極
と該半導体基板の間にキャパシタが形成されていること
を特徴とする半導体装置。 ２、半導体基板上に溝が形成されている半導体装置にお
いて、該溝の内表面を含む半導体基板上で、該半導体基
板表面を窒化した後、該窒化膜を覆うようにして電極が
形成され該電極と該半導体基板の間にキャパシタが形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095917A JPS61255057A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095917A JPS61255057A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255057A true JPS61255057A (ja) | 1986-11-12 |
Family
ID=14150627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095917A Pending JPS61255057A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255057A (ja) |
-
1985
- 1985-05-08 JP JP60095917A patent/JPS61255057A/ja active Pending
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