JPS61251236A - 二重積分型ａ−ｄ変換器 - Google Patents
二重積分型ａ−ｄ変換器Info
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- JPS61251236A JPS61251236A JP9201985A JP9201985A JPS61251236A JP S61251236 A JPS61251236 A JP S61251236A JP 9201985 A JP9201985 A JP 9201985A JP 9201985 A JP9201985 A JP 9201985A JP S61251236 A JPS61251236 A JP S61251236A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電子秤等に用いられる二重積分型Ａ−り変換
器に関する。
器に関する。
（従来技術）
電子秤等においては、アナログデータをデジタルデータ
に変換して、マイクロコンピュータでデータ処理を行な
うため、二重積分型Ａ−Ｄ変換器が用いられている。
に変換して、マイクロコンピュータでデータ処理を行な
うため、二重積分型Ａ−Ｄ変換器が用いられている。
このような二重積分型Ａ−Ｄ変換器において。
未知入力積分時間をコンピュータ制御で自由に変更でき
るようにして、Ａ−Ｄ変換器の分解能や変換速度を設計
値通りに設定できるものが知られている。
るようにして、Ａ−Ｄ変換器の分解能や変換速度を設計
値通りに設定できるものが知られている。
かかる構成のＡ−Ｄ変換器は、精度の粗いものから細い
ものまで、各種仕様の電子秤に用いて好適であり、汎用
性も極めて高いため、これを１つのパッケージに配置し
、製造ラインにおける組立工数の削減や高品質化を図る
試みがなされていた。
ものまで、各種仕様の電子秤に用いて好適であり、汎用
性も極めて高いため、これを１つのパッケージに配置し
、製造ラインにおける組立工数の削減や高品質化を図る
試みがなされていた。
（従来技術の問題点）
ところが、従来の１パツケ一ジ方式のものにおいては、
例えば、セラミック基板上に回路パターンを形成し、こ
れに回路を形成する抵抗、コンデンサ、トランジスタ、
半導体素子等を取り付け、これをシリコーン樹脂又はエ
ポキシ樹脂等でモールドしたハイブリッドＩＣを用いて
いた。このため、次のような問題が生じていた。
例えば、セラミック基板上に回路パターンを形成し、こ
れに回路を形成する抵抗、コンデンサ、トランジスタ、
半導体素子等を取り付け、これをシリコーン樹脂又はエ
ポキシ樹脂等でモールドしたハイブリッドＩＣを用いて
いた。このため、次のような問題が生じていた。
（１）ハイブリッドＩＣを用いたものは、モノリシック
ＩＣに比較して、耐温度性が低いので、最終製品の温度
試験においては、試験温度を低くしなければならず、検
査が十分に出来なかった。即ち、モノリシックＩＣと同
一条件下でのバーンインができなかった。
ＩＣに比較して、耐温度性が低いので、最終製品の温度
試験においては、試験温度を低くしなければならず、検
査が十分に出来なかった。即ち、モノリシックＩＣと同
一条件下でのバーンインができなかった。
（２）ハイブリッドＩＣを用いたものは、モノリシック
ＩＣのように小型化できない。
ＩＣのように小型化できない。
（３）ハイブリッドＩＣを用いたものは、コーティング
処理が簡単に行なわれているため、クラック等が入ると
、耐温度性能が劣化し、不良の原因となりやすかった。
処理が簡単に行なわれているため、クラック等が入ると
、耐温度性能が劣化し、不良の原因となりやすかった。
（発明の目的）
本発明は、このような従来技術の問題点の解消を目的と
し、モノリシックＩＣと同等な耐温度性、信頼性があり
、従来のものよりも小型化できる、１パツケージで構成
された二重積分型Ａ−Ｄ変換器の提供を目的とするもの
である。
し、モノリシックＩＣと同等な耐温度性、信頼性があり
、従来のものよりも小型化できる、１パツケージで構成
された二重積分型Ａ−Ｄ変換器の提供を目的とするもの
である。
（発明の概要）
本発明の二重積分型Ａ−Ｄ変換器は、次のように構成さ
れる。即ち、入力信号を選択的に積分器に出力するスイ
ッチ群、スイッチ群から入力される信号を積分する積分
器、積分器出力のゼロクロス検出器、積分器からゼロク
ロス検出器に至るまでの系全体のオフセット電圧を補正
するオフセット補正回路、基準電圧逆積分時間を計測す
るカウンタ、上記スイッチ群、オフセット補正回路及び
カウンタの所定制御を行なう制御回路、の各回路素子か
らなるものにおいて、半導体ＩＣ用リードフレームに導
体を配線した絶縁シートを貼付け、その上に少なくとも
上記各回路素子をチップの状態で搭載し、ワイヤーポン
ディングによりこれらの各回路素子を接続し、トランス
ファモールド法により樹脂封止することを特徴とするも
のである。
れる。即ち、入力信号を選択的に積分器に出力するスイ
ッチ群、スイッチ群から入力される信号を積分する積分
器、積分器出力のゼロクロス検出器、積分器からゼロク
ロス検出器に至るまでの系全体のオフセット電圧を補正
するオフセット補正回路、基準電圧逆積分時間を計測す
るカウンタ、上記スイッチ群、オフセット補正回路及び
カウンタの所定制御を行なう制御回路、の各回路素子か
らなるものにおいて、半導体ＩＣ用リードフレームに導
体を配線した絶縁シートを貼付け、その上に少なくとも
上記各回路素子をチップの状態で搭載し、ワイヤーポン
ディングによりこれらの各回路素子を接続し、トランス
ファモールド法により樹脂封止することを特徴とするも
のである。
（実施例）
以下、図により本発明の実施例について説明する。アナ
ログ信号をデジタル信号に変換するＡ−り変換器として
、入力信号を積分し、その積分値から信号の値を知る形
式のものが用いられている。
ログ信号をデジタル信号に変換するＡ−り変換器として
、入力信号を積分し、その積分値から信号の値を知る形
式のものが用いられている。
第１図は、このような二重積分型Ａ−Ｄ変換器の例を示
すものである０図において、ＶＩＮは未知入力電圧、Ｖ
ｒｅｆは基準電圧、Ａはスイッチ群で、未知入力電圧
、基準電圧、グランドレベルを各々入力し、これらの信
号を選択的に積分器に出力する。Ｂは積分器でスイッチ
群Ａからの出力信号を積分する。ゼロクロス検出器Ｃは
、積分器出力のゼロレベルを検出し、オフセット補正回
路りは、積分器からゼロクロス検出器に至るまでの系全
体のオフセット電圧を補正する。
すものである０図において、ＶＩＮは未知入力電圧、Ｖ
ｒｅｆは基準電圧、Ａはスイッチ群で、未知入力電圧
、基準電圧、グランドレベルを各々入力し、これらの信
号を選択的に積分器に出力する。Ｂは積分器でスイッチ
群Ａからの出力信号を積分する。ゼロクロス検出器Ｃは
、積分器出力のゼロレベルを検出し、オフセット補正回
路りは、積分器からゼロクロス検出器に至るまでの系全
体のオフセット電圧を補正する。
制御回路Ｅは、マイクロコンピュータＧからの積分開始
指令と、それに続く基準電圧逆積分開始指令とに基づい
て、上記スイッチ群Ａの所定モードへの切り換え制御と
カウンタＦのリセット、スタートの制御を行ない、さら
にゼロクロス検出信号に基づいて、カウンタＦのストッ
プ制御を行なうと共に、上記スイッチ群と、オフセット
補正回路りとを所定のオフセットモードに切り換え制御
する。
指令と、それに続く基準電圧逆積分開始指令とに基づい
て、上記スイッチ群Ａの所定モードへの切り換え制御と
カウンタＦのリセット、スタートの制御を行ない、さら
にゼロクロス検出信号に基づいて、カウンタＦのストッ
プ制御を行なうと共に、上記スイッチ群と、オフセット
補正回路りとを所定のオフセットモードに切り換え制御
する。
カウンタＦは、基準電圧逆積分時間を計測する。マイク
ロコンピュータＧは、制御回路ＥからのＡ／Ｄ変換終了
信号及びカウンタＦからの信号が入力され、積分時間の
制御を行なう。
ロコンピュータＧは、制御回路ＥからのＡ／Ｄ変換終了
信号及びカウンタＦからの信号が入力され、積分時間の
制御を行なう。
本発明においては、第１図の破線で囲んだ部分をハイブ
リッドＩＣ化するものである。
リッドＩＣ化するものである。
このハイブリッドＩＣの形成は１次のようにして行なう
、即ち、半導体ＩＣ用リードフレームに導体を配線した
絶縁シートを貼付け、その上に上記破線内の各回路素子
をチップの状態で搭載し、 □ワイヤーボンディ
ングにより接続し、トランスファモールド法により樹脂
封止する。
、即ち、半導体ＩＣ用リードフレームに導体を配線した
絶縁シートを貼付け、その上に上記破線内の各回路素子
をチップの状態で搭載し、 □ワイヤーボンディ
ングにより接続し、トランスファモールド法により樹脂
封止する。
第２図は、このようにして形成されるハイブリッドＩＣ
の構造を示す断面図の例である。
の構造を示す断面図の例である。
なお、電子秤は第３図に概略のブロック図で示すように
、ロードセル、前置増幅器、ローパスフィルタ、Ａ−Ｄ
変換器、マイクロコンピュータ等で構成されるが、ハイ
ブリッドＩＣ化する回路素子は （１）Ａ−Ｄ変換器 （２）前置増幅器、ローパスフィルタ、Ａ−Ｄ変換器、
の各構成要素 （３）前置増幅器、ローパスフィルタ、Ａ−Ｄ変換器、
マイクロコンピュータ、の各構成要素等をそれぞれ選定
することができる。
、ロードセル、前置増幅器、ローパスフィルタ、Ａ−Ｄ
変換器、マイクロコンピュータ等で構成されるが、ハイ
ブリッドＩＣ化する回路素子は （１）Ａ−Ｄ変換器 （２）前置増幅器、ローパスフィルタ、Ａ−Ｄ変換器、
の各構成要素 （３）前置増幅器、ローパスフィルタ、Ａ−Ｄ変換器、
マイクロコンピュータ、の各構成要素等をそれぞれ選定
することができる。
（発明の効果）
以上説明したように、本発明によれば次のような効果が
得られる。
得られる。
（１）Ａ−Ｄ変換器を、モノリシックＩＣと同等な耐温
度性、信頼性のあるハイブリッドＩＣでパッケージ化で
きる。
度性、信頼性のあるハイブリッドＩＣでパッケージ化で
きる。
（２）本発明のハイブリッドＩＣを用いると、従来のハ
イブリッドＩＣに比較して小型化できると共に、ＩＣの
強度が向上するので、取扱い不良による不良品の発生が
少なくなる。
イブリッドＩＣに比較して小型化できると共に、ＩＣの
強度が向上するので、取扱い不良による不良品の発生が
少なくなる。
（３）本発明のハ・１ンリツドＩＣを電子秤に用いると
、ロードセル、前置増幅器、ローパスフィルタ、Ａ−Ｄ
変換器、等の回路構成の大部分をモノリシックＩＣと同
等な形状に集積できるので、基板に実装する部品が極め
て少なくなると共に、組立工数が削減でき、生産の合理
化が図れる。
、ロードセル、前置増幅器、ローパスフィルタ、Ａ−Ｄ
変換器、等の回路構成の大部分をモノリシックＩＣと同
等な形状に集積できるので、基板に実装する部品が極め
て少なくなると共に、組立工数が削減でき、生産の合理
化が図れる。
第１図はＡ−Ｄ変換器の詳細な回路図、第２図は本発明
によるハイブリッドＩＣの断面図、第３図は電子秤の概
略のブロック図である。 Ａ・・・スイッチ群、Ｂ・・・積分器、Ｃ・・・ゼロク
ロス検出器、Ｄ・・・オフセット補正回路、Ｅ・・・制
御回路、Ｆ・・・カウンタ、Ｇ・・・マイクロコンピュ
ータ。
によるハイブリッドＩＣの断面図、第３図は電子秤の概
略のブロック図である。 Ａ・・・スイッチ群、Ｂ・・・積分器、Ｃ・・・ゼロク
ロス検出器、Ｄ・・・オフセット補正回路、Ｅ・・・制
御回路、Ｆ・・・カウンタ、Ｇ・・・マイクロコンピュ
ータ。
Claims (1)
- 入力信号を選択的に積分器に出力するスイッチ群、ス
イッチ群から入力される信号を積分する積分器、積分器
出力のゼロクロス検出器、積分器からゼロクロス検出器
に至るまでの系全体のオフセット電圧を補正するオフセ
ット補正回路、基準電圧逆積分時間を計測するカウンタ
、上記スイッチ群、オフセット補正回路及びカウンタの
所定制御を行なう制御回路、の各回路素子を具備し、半
導体ＩＣ用リードフレームに導体を配線した絶縁シート
を貼付け、その上に少なくとも上記各回路素子をチップ
の状態で搭載し、ワイヤーボンディングによりこれらの
各回路素子を接続し、トランスファモールド法により樹
脂封止したことを特徴とする二重積分型Ａ−Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201985A JPS61251236A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
| NZ215959A NZ215959A (en) | 1985-04-29 | 1986-04-28 | Double integral a/d converter with auto-zero offset correction |
| DE8686303253T DE3687997T2 (de) | 1985-04-29 | 1986-04-29 | A/d-wandler des doppelintegrationstyps. |
| EP86303253A EP0200533B1 (en) | 1985-04-29 | 1986-04-29 | Double integral type a/d converter |
| US06/856,963 US4739305A (en) | 1985-04-29 | 1986-04-29 | Double integral type A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201985A JPS61251236A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251236A true JPS61251236A (ja) | 1986-11-08 |
Family
ID=14042821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201985A Pending JPS61251236A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251236A (ja) |
-
1985
- 1985-04-29 JP JP9201985A patent/JPS61251236A/ja active Pending
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