JPS61248564A - Thin film transistor and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアモルファスシリコンを用いた薄膜トランジス
タのソースドレイン電極構造に関し、又、その薄膜トラ
ンジスタの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a source/drain electrode structure of a thin film transistor using amorphous silicon, and also to a method of manufacturing the thin film transistor.
（従来技術とその問題点）
アモルファスシリコン（ａ−８ｉ）を用いた薄１１１Ｅ
）ランジスタ（ＴＰＴ）は、低温形成が出来ることや大
面積基板に形成出来ることなどから、大面積光センサー
のスイッチング素子や大面積液晶表示のスイッチング素
子をガラス等の低価格基板に多数素子集積した形で実用
化されつつある。(Prior art and its problems) Thin 111E using amorphous silicon (a-8i)
) Transistors (TPTs) can be formed at low temperatures and on large-area substrates, so they are integrated into large numbers of switching elements for large-area optical sensors and switching elements for large-area liquid crystal displays on low-cost substrates such as glass. It is now being put into practical use.
典形的なアモルファスシリコン薄膜トランジスタは、ガ
ラス等の絶縁基板にゲート電極がパターニングされた上
に、窒化とリコン膜がゲート絶縁膜として、水素化アモ
ルファスシリコン膜（ａ −８ｉ：Ｈ）が半導体膜とし
てそれぞれプラズマＣＶＤ（化学気相成長）によう形成
され、しかる後アモルファスシリコン膜上にソース・ド
レイン電極カパターニングされる工程を経て作成されて
いる。A typical amorphous silicon thin film transistor has a gate electrode patterned on an insulating substrate such as glass, a nitride and silicon film as the gate insulating film, and a hydrogenated amorphous silicon film (a-8i:H) as the semiconductor film. Each of these electrodes is formed by plasma CVD (chemical vapor deposition), followed by patterning source and drain electrodes on an amorphous silicon film.
しかしながら、上記のような工程で作成された構造のａ
−８ｉＴＦＴの出力特性は第４図破線で示したように悪
い。ＴＰＴの半導体層としてａ−８ｉ Ｈ膜を用いる場
合、電子の電界効果易動度がノンドープ膜で最大の値が
得られるので、弱いｎ形であるが５般Ｋ ｉ （真性）
形と呼ばれる膜が用いられている。このためｉ形ａ −
Ｓ ｉ に電極金属を接触させただけの構造のＴＰＴは
、ソース・ドレイン電極のオーミック接触が得られ難く
高抵抗な接触となシ、ソース・ドレイン電流がこの接触
抵抗で制限を受けるため第４図破線のような特性しか得
られない欠点を有していた。However, a of the structure created by the above process
The output characteristics of the -8i TFT are poor as shown by the broken line in FIG. When using an a-8i H film as the semiconductor layer of TPT, the maximum value of electron field effect mobility is obtained in a non-doped film, so although it is weak n-type, it is 5 general K i (intrinsic).
A membrane called Kata is used. Therefore, i-form a −
In a TPT with a structure in which only an electrode metal is brought into contact with Si, it is difficult to obtain ohmic contact between the source and drain electrodes, resulting in a high-resistance contact, and the source-drain current is limited by this contact resistance. It had the disadvantage that only the characteristics shown by the broken line in the figure could be obtained.
一般にａ −Ｓ ＋ と金属との接触によるオーミック
性は、ａ−Ｓｔの不純物濃度と接触させる金属の種類に
よって、その界面呵形成される障壁の大小により異なる
。しかしながら、ａ−８ｉは上述の理由で不純物をドー
ピングしない膜を用いている一方、他方の電極として接
触させる金属はａ −８ｉのみでなくガラス等の他の材
料との密着性の良い材料を用いなければならない。そこ
で、オーミック性を良くするために、ｉ形ａ Ｓｉ
と金属の間に高濃度ドープし九ａ −８ｉ層を介在させ
る構造が考えられているが、下記のような不都合が発生
する欠点があった。In general, the ohmic properties caused by contact between a-S + and a metal vary depending on the impurity concentration of a-St, the type of metal brought into contact, and the size of the barrier formed at the interface. However, while the a-8i uses a film that is not doped with impurities for the reasons mentioned above, the metal to be contacted as the other electrode is made of a material that has good adhesion not only to the a-8i but also to other materials such as glass. There must be. Therefore, in order to improve the ohmic property, i-type a Si
A structure in which a highly doped 9a-8i layer is interposed between the metal and the metal has been considered, but it has the following disadvantages.
ソース・ドレイン電極用金属を高濃度ドープａ −Ｓ
ｉ層上に形成し、ソース・ドレイン電極をパターニング
する際、ソース・ドレイン電極領域以外のソース・ドレ
イン間等不要な領域をエツチング除去するため、ソース
・ドレイン電極用金属のエツチングに引き続いて該高濃
度ドープａ −８ｉ層もエツチングする必要がある。ソ
ース・ドレイン間はＴＰＴのチャネル部と呼ばれ、ソー
ス・ドレイン電流をコントロールする重要な領域である
。Highly doped source/drain electrode metal a-S
When patterning the source/drain electrodes formed on the i-layer, in order to remove unnecessary regions such as between the source and drain other than the source/drain electrode regions, the etching process is performed following the etching of the metal for the source/drain electrodes. The doped a-8i layer also needs to be etched. The region between the source and drain is called the channel region of the TPT, and is an important region for controlling the source-drain current.
ＴＰＴのチャンネル部をエツチングで形成する工程、特
に高濃度ドープａ −Ｓ ｉのエツチングの再現性り制
御性タ均−性が悪く問題であった。The process of forming the channel portion of TPT by etching, especially the etching of highly doped a-Si, has been problematic due to poor reproducibility, controllability, and uniformity.
従来ソース・ドレイン電極用金属として用いられること
の多い、アルミニウムアモリプデンタタンタルｌチタン
と高濃度ドープａ Ｓｉ との単なる積層構造による
ＴＰＴの場合、上述したチャンネル部のエツチングにお
いて、ＣＦ４やＣ（Ｊ、系のドライエツチングの使用は
金属とａ −Ｓ ｉ のエツチング選択比が小さいため
、不均一性を強調する欠点があった。In the case of a TPT with a simple laminated structure of aluminum amolybdenta-tantalum titanium and highly doped aSi, which is often used as a metal for source/drain electrodes, CF4 or C(J , the use of dry etching has the drawback of accentuating non-uniformity due to the low etching selectivity between metal and a-S i .
一般的なａ −８ｉ Ｔ Ｆ Ｔのｉ形ａ −８ｉ層は
３００〜３０００ Ｘである。又、高濃度ドープａ −
８ｉ層を用いる場合は高濃度ドープａ ８ｉ層は３０
〜３００Ｘである。したがって上述のように不均一性が
生じ、高濃度ドープａ −Ｓ ｉ層がエツチング残とし
て存在すると、導電膜なので、その部分のＴＦＴにおい
て、ソース・ドレイン間リークを生じさせる結果となり
、第５図破線で示したような特性となりてしまう。又、
逆にエツチングが過乗であった場合、下地のｉ形ａ −
８ｉ層までもエツチングされてしまうため、ＴＰＴのチ
ャネル部の半導体層が薄過ぎる結果となり、第５図１点
破線で示したような特性となってしまう。このようにソ
ース・ドレイン間の高濃度ドープａ −３ｉのエツチン
グ過不足でＴＰＴ特性にばらつきが生じやすく再現性！
制御性を悪くする欠点を有していた。The i-type a-8i layer of a typical a-8i T F T is 300-3000X. Also, highly doped a −
When using 8i layer, heavily doped a 8i layer is 30
~300X. Therefore, if non-uniformity occurs as described above and the highly doped a-Si layer exists as an etching residue, since it is a conductive film, leakage between the source and drain will occur in the TFT in that area, as shown in FIG. This results in the characteristics shown by the broken line. or,
On the other hand, if the etching is excessive, the underlying i-shape a −
Since even the 8i layer is etched, the semiconductor layer in the channel portion of the TPT becomes too thin, resulting in characteristics as shown by the dotted line in FIG. In this way, the TPT characteristics tend to vary due to excessive or insufficient etching of the highly doped a-3i between the source and drain, resulting in poor reproducibility!
This had the disadvantage of poor controllability.
（発明の目的）
本発明の目的は、上記ソース・ドレイン電極構造の欠点
及び、該ソース・ドレイン電極の形成方法の欠点を解決
することにより、ａｓｉＴＦＴの特性及び再現性を向上
し、さらには素子の均−性及び歩留りの向上も達成する
ことにある。(Objective of the Invention) An object of the present invention is to improve the characteristics and reproducibility of an asiTFT by solving the drawbacks of the source/drain electrode structure and the method of forming the source/drain electrode, and The objective is also to improve the uniformity and yield of the process.
（発明の構成）
本発明の薄膜トランジスタは絶縁基板上に設けられたア
モルファスシリコン薄膜トランジスタにおいて、該薄膜
トランジスタのソース・ドレイン電極の構造が、アモル
ファスシリコン層とアモルファスシリコン・シリサイド
変成層と金属層との少なくとも３層構造により構成され
、又その製造方法は、該薄膜トランジスタのソース・ド
レインのパターンニング工程において、該パターニング
工程の前工程として該ソース・ドレイン電極金属膜とア
モルファスシリコン膜とを反応させる工程を有し、前記
パターニング工程のエツチングに際し前記ソース・ドレ
イン電極金属のエツチング及び前記アモルファスシリコ
ン・金属反応層のエツチング及びアモルファスシリコン
層のエツチングをそれぞれ異なるエッチャントでエツチ
ングすることから構成される。(Structure of the Invention) The thin film transistor of the present invention is an amorphous silicon thin film transistor provided on an insulating substrate, and the structure of the source/drain electrode of the thin film transistor is at least three layers including an amorphous silicon layer, an amorphous silicon/silicide metamorphic layer, and a metal layer. The thin film transistor has a layered structure, and the manufacturing method thereof includes a step of reacting the source/drain electrode metal film with an amorphous silicon film as a pre-process of the patterning process in the patterning process of the source/drain of the thin film transistor. In the etching of the patterning process, the etching of the source/drain electrode metal, the etching of the amorphous silicon/metal reaction layer, and the etching of the amorphous silicon layer are performed using different etchants, respectively.
（構成の詳細な説明）
本発明の薄膜トランジスタは上記構成によシ、ソース・
ドレイン電極のオーミック接触が得られ易く、ソース・
ドレイン出力電流特性の優れたものが得られる−０
又、本発明の薄膜トランジスタの製造方法は上記構成に
よ）、ソース・ドレインを極のパターニングの際のエツ
チング制御性が向上するため、トランジスタ特性の再現
性・均一性が向上し、製造歩留りも向上する。(Detailed explanation of the structure) The thin film transistor of the present invention has the above structure.
It is easy to obtain ohmic contact between the drain electrode and the source and
In addition, since the method for manufacturing a thin film transistor of the present invention with the above configuration improves the etching controllability during patterning of the source and drain poles, the transistor characteristics can be improved. Improves reproducibility and uniformity, and improves manufacturing yield.
（実施例１）
第１図（ｄ）は本願第１の発明の第１の実施例の構成を
示す図であシ、第１図（ａ）〜（ｄ）はかかる構成を達
成するための工程を説明する図である。(Example 1) FIG. 1(d) is a diagram showing the configuration of the first embodiment of the first invention of the present application, and FIGS. 1(a) to (d) are diagrams showing the configuration of the first embodiment of the first invention of the present application. It is a figure explaining a process.
第１図（、）において、絶縁基板１上にＣｒによるゲー
ト電極２を形成し所望のパターンを形成する。In FIG. 1(,), a gate electrode 2 made of Cr is formed on an insulating substrate 1 to form a desired pattern.
同一基板上にＩＴＯを透明導電膜３として所望のパター
ンを形成する。しかる後、（ｂ）図において窒化シリコ
ン（ＳｉＮ） 膜のゲート絶縁膜４、ノントーフ水素
化アモルファスシリコン（ａ−８ｉ：Ｈ）膜の半導体膜
５をプラズマＣＶＤＫよ多連続して形成する。このノン
ドープ層（ｉ層）を薄膜トランジスタ（Ｔ Ｐ Ｔ ）
’を作る領域を少なくとも含むようにアイランド形成す
る。透明導電膜３へのコンタクトホールをゲート絶縁膜
４に形成する。次に、（Ｃ）図において同−Ｔｉ膜でド
レイン電極６、ソース電極７るＴＦＴとなる領域に形成
する。この時、基板１は１５０℃〜３００℃まで加熱し
て行なう。この結果、Ｔｉの密着性が向上するばかシで
な（、ＴＰＴとなる領域ではａ−８ｉｉＨ膜と反応しＴ
ｉとａ−８ｆとの界面では両者の中間状態である変成層
（Ｔｉ８ｆｘ変成層ｔチタンシリサイド）８が形成され
る。ここでは、ＴｉＳｉｘ のような中間状態を含めて
、広義にシリサイドと呼ぶことにする。次の工釉では、
Ｔｉ電極をソース・ドレイン電極６．７に所定のエッチ
ャントを用いてパターニングし、続いて同一マスクを用
いてＴｉ８ｆｘ変成層を希ＨＰでウェットエツチングす
るか、もしくはハロゲンガスを用いてドライエツチング
する。A desired pattern is formed on the same substrate using ITO as a transparent conductive film 3. Thereafter, as shown in FIG. 3B, a gate insulating film 4 made of a silicon nitride (SiN) film and a semiconductor film 5 made of a non-tough hydrogenated amorphous silicon (a-8i:H) film are successively formed by plasma CVDK. This non-doped layer (i layer) is used as a thin film transistor (T P T )
Form an island so as to include at least the area where it will be created. A contact hole to the transparent conductive film 3 is formed in the gate insulating film 4. Next, in the figure (C), the same -Ti film is formed in the region that will become the TFT, including the drain electrode 6 and the source electrode 7. At this time, the substrate 1 is heated to 150°C to 300°C. As a result, the adhesion of Ti is improved (in the region that becomes TPT, T
At the interface between i and a-8f, a metamorphic layer (Ti8fx metamorphic layer t titanium silicide) 8 is formed which is in an intermediate state between the two. Here, it will be referred to as silicide in a broad sense, including intermediate states such as TiSix. In the next glaze,
A Ti electrode is patterned on the source/drain electrodes 6.7 using a predetermined etchant, and then, using the same mask, the Ti8fx metamorphic layer is wet etched with dilute HP or dry etched with halogen gas.
ソース・ドレイン電極６２７の形成において、上記の様
に、Ｔｉ及びＴｉＳｉ：の２層をエツチングする必要が
ある。Ｔｉとａ Ｓｉとを反応させて設けたＴｉＳｉ
ｘは低抵抗層であυ、Ｔｉとａ −８＋とのオーミック
接触に役立つ。一方、Ｔｉ８ｉｘ の低抵抗層がソー
ス・ドレイン間に有ると短絡させることにもなるので、
この層もエツチングする。In forming the source/drain electrodes 627, as described above, it is necessary to etch the two layers of Ti and TiSi. TiSi prepared by reacting Ti and aSi
x is a low resistance layer υ, which is useful for ohmic contact between Ti and a-8+. On the other hand, if there is a low resistance layer of Ti8ix between the source and drain, it will cause a short circuit.
This layer is also etched.
従来例のようにソース・ドレイン電極にシリサイド層を
介在しない構造となる低温でソース・ドレイン電極を形
成した場合は、そのＴＰＴ特性が第４図破線で示した特
性に近いものでＯＮ抵抗が１０ Ω程度であった。こ
れに対し、本願発明のようにシリサイド層を介在させた
構造のＴＰＴ特性は、ａ−８ｉのｎ＋層を介在させない
にもかかわらず、Ｔｔ８ｉｚシリサイド層によりＴｉと
ａ −Ｓ ｉ層との低抵抗接触が得られ、第４図実線に
近くなり、ＯＮ抵抗の約１桁の改善が見られた。When the source/drain electrodes are formed at a low temperature to have a structure without a silicide layer as in the conventional example, the TPT characteristics are close to those shown by the broken line in Figure 4, and the ON resistance is 10. It was about Ω. On the other hand, the TPT characteristics of the structure in which a silicide layer is interposed as in the present invention are such that even though the a-8i n+ layer is not interposed, the Tt8iz silicide layer has a low resistance between Ti and the a-Si layer. Contact was obtained, and the value became close to the solid line in Fig. 4, and an improvement of about one order of magnitude in ON resistance was observed.
結晶Ｓｉに対してＴｉ８ｉｚが形成される温度が７００
℃程度であるのに比べ、ａ−８ｉとＴｉとの熱反応（Ｔ
ｉの拡散）はａ Ｓｉ中の水素でＴｉの拡散が促進さ
れ、１５０〜３００℃程度の低温でも進行し、ＴｉＳｉ
ｘシリサイド変成層が形成される。The temperature at which Ti8iz is formed on crystalline Si is 700°C.
℃, the thermal reaction between a-8i and Ti (T
Diffusion of Ti) is promoted by hydrogen in Si, and progresses even at low temperatures of about 150 to 300°C, and TiSi
x-silicide metamorphic layer is formed.
又、このＴｉＳｉｘシリサイド変成層が低抵抗でａ −
８ｆ層とＴｉｉ［、極との接触抵抗を低減させる効果に
よυ、ＴＰＴ特性の向上が達成できることが確められた
。Moreover, this TiSix silicide metamorphic layer has low resistance and a −
It was confirmed that the effect of reducing the contact resistance between the 8f layer and the Tii[, υ, TPT characteristics can be achieved.
（実施例２）
第２図（ｄ）は本願第１の発明の第２の実施例の構成を
示す図であシ、第２図（ａ）〜（ｄ）はかかる構成を膜
２３がパターニングされている。同一基板のこの上にＴ
ｉの金属膜２６７を形成する。次に、（ｂ）図において
、ａ８ｉＨ膜のｎ＋層２０をＴｉ金属膜２６７上に２０
０℃で形成する。すると、下地Ｔｉ２６７膜とａ −Ｓ
ｉ膜２０とは、ａ−８ｉ形成中に反応し、その中間層
としてＴｉ８ｉｘ変成層（チタンシリサイド層）２８が
形成される。Ｔｉ８ｉｘ変成層をｎ＋層形成途中で作る
には、プラズマ中では基板温度はＴｉとａ −８ｉが反
応する室温から、ガラスの耐熱温度５５０℃までの広範
囲な領域で行うことができる。この後、（Ｃ）図におい
て、ＴＰＴのソース電極２７とドレイン電極２６となる
パターニングを行なう。この際、ＣＦ、系又はＣ（Ｊ。(Example 2) FIG. 2(d) is a diagram showing the configuration of a second embodiment of the first invention of the present application, and FIGS. 2(a) to (d) show such a configuration in which the film 23 is patterned. has been done. T on this same board
A metal film 267 of i is formed. Next, as shown in FIG.
Form at 0°C. Then, the underlying Ti267 film and a-S
The i film 20 reacts with the a-8i during formation, and a Ti8ix metamorphic layer (titanium silicide layer) 28 is formed as an intermediate layer. In order to form a Ti8ix metamorphic layer during the formation of the n+ layer, the substrate temperature can be set in a wide range from room temperature, where Ti and a-8i react, to the glass's heat resistance temperature of 550°C. Thereafter, patterning is performed to form the source electrode 27 and drain electrode 26 of the TPT, as shown in FIG. At this time, CF, series or C(J.
系のドライエツチングを行なうとｎ”ａ−８ｉ層２０と
Ｔｉ８ｉｘシリサイド変成層２８とＴｉ金属膜２６７と
が連続してエツチングすることができて好都合である。Dry etching of the system is advantageous because the n''a-8i layer 20, the Ti8ix silicide metamorphic layer 28, and the Ti metal film 267 can be etched successively.
このエツチングの結果、ＴＰＴのチャネル部２９となる
領域が形成される。続く（ｄ）図において、ソース・ド
レイン領域を少なくと、も含むようにａ −Ｓ ｉ ：
Ｈ膜の１層２５−及びゲート絶縁膜のＳｉＮ ２４を
プラズマＣＶＤによシ形成する。次にＴＰＴ領域をアイ
ランド形成し、ゲート電極にＮｉＣｒを形成し、ゲート
電極２２のパターニングを行うとＴＰＴ構造が完成する
。As a result of this etching, a region that will become the channel portion 29 of the TPT is formed. In the following figure (d), a −S i : includes at least the source/drain region.
A layer of H film 25- and a gate insulating film of SiN 24 are formed by plasma CVD. Next, the TPT region is formed into an island, NiCr is formed on the gate electrode, and the gate electrode 22 is patterned to complete the TPT structure.
本実施例においてもソース・ドレイン電極上にａ −８
ｉ膜のｎ＋層があるばかりでなく、シリサイド層が形成
されているため、オーミック性は極めて優れている。従
来のようにアルミニウムをソース・ドレイン電極として
用いた場合より特性が安定なＴＰＴが得られるようにな
った。同様に、■ＴＯなどの透明導電膜をソース・ドレ
イン電極として用いたシリサイド層が形成されない場合
と比較すると著しいＴＰＴ特性の向上が見られた。In this embodiment as well, a −8
Not only is there an n+ layer of the i film, but also a silicide layer is formed, so the ohmic properties are extremely excellent. It is now possible to obtain a TPT with more stable characteristics than when aluminum is used as the source and drain electrodes as in the past. Similarly, when compared with the case where a transparent conductive film such as ①TO was used as the source/drain electrode and no silicide layer was formed, a remarkable improvement in TPT characteristics was observed.
（実施例３）
第３図（ａ）〜（ｄ）は本願第２の発明の実施例の方法
を示す説明図である。(Embodiment 3) FIGS. 3(a) to 3(d) are explanatory diagrams showing a method of an embodiment of the second invention of the present application.
第３図（、）において、絶縁基板３１上１７ＣＣｒによ
る°ゲート電極３２がパターニングされている。その上
にゲート絶縁膜３４のＳｉＮおよび、半導体層３５のａ
−８ｉ ： Ｈ膜のｉ層と高濃度にドープしたｎ”ａ
−８ｉ：Ｈ半導体層３０がガラスｆＣＶＤで形成される
。その後ＴＰＴとなる領域をアイランド形成する。（ｂ
）図において、この上に基板３１を１００℃に加熱して
Ｃｒの金属膜６７を形成する。このＣｒ金属膜６７をソ
ース・ドレイン電極にパターニングした後、基板３１の
温度を１５０℃〜３００℃に設定してＩＴＯ透明導電膜
３３を形成する。この時ａ−Ｓ ｉ ｎ＋層３０とＣｒ
金属膜６７とが反応し、Ｃｒ８ｉｚ変成層（クロムシリ
サイド層）３８が形成される。In FIG. 3(,), a gate electrode 32 made of 17CCr is patterned on an insulating substrate 31. In FIG. Thereon, SiN of the gate insulating film 34 and a of the semiconductor layer 35 are formed.
-8i: H film i layer and heavily doped n”a
-8i:H semiconductor layer 30 is formed by glass fCVD. Thereafter, a region that will become a TPT is formed into an island. (b
) In the figure, a substrate 31 is heated to 100° C. to form a Cr metal film 67 thereon. After patterning this Cr metal film 67 into source/drain electrodes, the temperature of the substrate 31 is set at 150° C. to 300° C., and an ITO transparent conductive film 33 is formed. At this time, the a-Si n+ layer 30 and Cr
The metal film 67 reacts to form a Cr8iz metamorphic layer (chromium silicide layer) 38.
Ｃｒ８ｉｘも広義にシリサイドと呼ぶことにする。（ｃ
）エツチングする。次に硫酸第２セリウムアンモニウム
水溶液でＣｒをエツチングする。ここで、クロムシリサ
イド層（Ｃｒ８ｉｘ）３８はエツチングでＣｒ８ｉ）（
３８をエツチングする。この希弗酸が濃い濃度の場合ホ
トレジストの耐性が悪いが、上記のように極めて薄い濃
度のものでエツチングが可能であることが実験よシ分っ
た。又、との希弗酸ではａ −３ｉ ｎ＋層３０はエツ
チングされないのま用いて、ａ −Ｓ ｉ ｎ＋層３０
をＨＦ＋ＨＮＯ，＋ ＣＨ８Ｃｏｏ扶Ｉ）＝１：４０：
６０でエツチングする。Cr8ix will also be referred to as silicide in a broad sense. (c
) etching. Next, Cr is etched with an aqueous ceric ammonium sulfate solution. Here, the chromium silicide layer (Cr8ix) 38 is etched (Cr8i) (
Etch 38. Experiments have shown that when this dilute hydrofluoric acid is used at a high concentration, the photoresist has poor resistance, but etching is possible when it is used at an extremely low concentration as described above. In addition, the a-3i n+ layer 30 is used without being etched with dilute hydrofluoric acid, and the a-S i n+ layer 30 is etched.
HF+HNO,+CH8CooFI)=1:40:
Etch at 60.
ａ −Ｓ ｉ ｎ＋層はＣＣｌ４系やＣＦ、系などを用
いたドライエツチングで行なうこともできる。これら一
連のエツチングによってソース３７とドレイン３６が完
全に分離し、ＴＰＴのチャンネル部３９が形成され、Ｔ
ＰＴ構造が完成する。The a-S i n+ layer can also be formed by dry etching using CCl4-based, CF-based, or the like. Through this series of etching, the source 37 and drain 36 are completely separated, forming a TPT channel portion 39, and forming a TPT channel portion 39.
The PT structure is completed.
本実施例においては、上述したごとく、ＴＰＴチャネル
部３９のエツチングにおいて、シリサイド層３８が電極
金属のエッチャントにはエツチングされないため、エツ
チングストッパーとして作用している。シリサイド層３
８がエツチングストッパーとして作用することによシ、
従来ソース・ドレイン電極金属ｎ＋層のエツチングに過
不足が生じることを著しく減少できた。この結果、大面
積にＴＰＴ素子を多数設けるようなＴＦＴアレイも各素
子とも均一な特性が得られるように改善できた。又、ロ
フト間のばらつきも少なく、ＴＰＴ製造プロセスの再現
性も向上できた。In this embodiment, as described above, when etching the TPT channel portion 39, the silicide layer 38 is not etched by the etchant for the electrode metal, so it functions as an etching stopper. Silicide layer 3
8 acts as an etching stopper,
It is possible to significantly reduce the occurrence of excessive or insufficient etching of the conventional source/drain electrode metal n+ layer. As a result, a TFT array in which a large number of TPT elements are provided over a large area can be improved so that uniform characteristics can be obtained for each element. In addition, there was little variation between lofts, and the reproducibility of the TPT manufacturing process was improved.
（発明の効果）
以上、詳細に説明したとうシ、本発明の薄膜トランジス
タは、ソース・ドレイン電極にシリサイド変成層を介在
されたことよ）、接触抵抗を著しく低下でき、ＴＰＴ特
性が極めて改善される。(Effects of the Invention) As described above in detail, the thin film transistor of the present invention has a silicide transformation layer interposed in the source/drain electrodes), so that the contact resistance can be significantly reduced and the TPT characteristics are extremely improved. .
又、本発明の薄膜トランジスタの製造方法によれば、Ｔ
ＰＴのチャネル部のエツチングをシリサイド変成層をス
トッパーとして、ソースドレイン電極金属のエツチング
と半導体層のエツチングとの２回以上の工程に分けてエ
ツチングするので、最下層のｎ＋層のエツチング再現性
２制御性が向上し、歩留りが向上できる。又、ロット間
ばかシでなく、同一基板上に多数素子を作シ付けたＴＦ
Ｔアレイ等の素子間ばらつきを少なくシ、均一な特性の
ものを作成できる利点も得られる。Further, according to the method for manufacturing a thin film transistor of the present invention, T
Since the etching of the PT channel part is performed in two or more steps, using the silicide metamorphic layer as a stopper, etching the source/drain electrode metal and etching the semiconductor layer, the etching reproducibility of the bottom n+ layer can be controlled by two steps. This improves performance and yield. In addition, TFs with multiple elements fabricated on the same substrate instead of batch-to-lot fabrication.
There is also the advantage that variations between elements such as a T array can be reduced and a device with uniform characteristics can be created.
第１図ないし第３図の（ａ）〜（ｄ）図はそれぞれ本発
明の詳細な説明する薄膜トランジスタの製造工程を説明
する断面図、第４図及び第５図はそれぞれ従来例の薄膜
トランジスタの特性を説明する図である。
１ν２１．３１・・・絶縁基板、２少２２ｔ３２・・・
ゲート電極、３，２３，３３・・・透明導電膜、４ｊ２
４．３４・・・ゲート絶縁膜、５，２５，３５・・・半
導体層、６ｐ２６ｐ３６・・・ドレイン電極、７１２７
り３７・−・ソース電極、８．２８１３８・・・シリサ
イド変成層、９，２９，３９・・・チャネル部、２６７
、６７ ・・・金属膜、２０ｐ３０−ｎ＋半導体層。Figures 1 to 3 (a) to 3 (d) are cross-sectional views illustrating the manufacturing process of a thin film transistor to explain the present invention in detail, and Figures 4 and 5 are characteristics of conventional thin film transistors, respectively. FIG. 1ν21.31...Insulating substrate, 2 less 22t32...
Gate electrode, 3, 23, 33... transparent conductive film, 4j2
4.34... Gate insulating film, 5,25,35... Semiconductor layer, 6p26p36... Drain electrode, 7127
37... Source electrode, 8.28138... Silicide metamorphic layer, 9, 29, 39... Channel portion, 267
, 67...Metal film, 20p30-n+ semiconductor layer.
Claims (1)
トランジスタにおいて、該薄膜トランジスタのソース・
ドレイン電極の構造がアモルファスシリコン層とアモル
ファスシリコン・シリサイド変成層と金属層との少なく
とも３層構造であることを特徴とする薄膜トランジスタ
。 ２）絶縁基板上にアモルファスシリコン薄膜トランジス
タを設ける製造方法の該薄膜トランジスタのソース・ド
レインのパターンニング工程において、該パターニング
工程の前工程として該ソース・ドレイン電極金属膜とア
モルファスシリコン膜とを反応させる工程を有し、前記
パターニング工程のエッチングに際し前記ソース・ドレ
イン電極金属のエッチング及び前記アモルファスシリコ
ン金属反応層のエッチング及びアモルファスシリコン層
のエッチングをそれぞれ異なるエッチャントでエッチン
グすることを少なくとも有することを特徴とする薄膜ト
ランジスタの製造方法。[Claims] 1) In an amorphous silicon thin film transistor provided on an insulating substrate, the source and
A thin film transistor characterized in that the structure of the drain electrode is at least a three-layer structure including an amorphous silicon layer, an amorphous silicon silicide metamorphic layer, and a metal layer. 2) In the source/drain patterning step of the thin film transistor in the manufacturing method of providing an amorphous silicon thin film transistor on an insulating substrate, a step of reacting the source/drain electrode metal film and the amorphous silicon film as a pre-step to the patterning step. and at least etching the source/drain electrode metal, the amorphous silicon metal reaction layer, and the amorphous silicon layer using different etchants during etching in the patterning step. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091353A JPH0719890B2 (en) | 1985-04-26 | 1985-04-26 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091353A JPH0719890B2 (en) | 1985-04-26 | 1985-04-26 | Method of manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248564A true JPS61248564A (en) | 1986-11-05 |
| JPH0719890B2 JPH0719890B2 (en) | 1995-03-06 |
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ID=14024030
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| Application Number | Title | Priority Date | Filing Date |
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| JP60091353A Expired - Lifetime JPH0719890B2 (en) | 1985-04-26 | 1985-04-26 | Method of manufacturing thin film transistor |
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|---|---|
| JP (1) | JPH0719890B2 (en) |
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| JPH0719890B2 (en) | 1995-03-06 |
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