JPS61239798A - 制御情報転送方式 - Google Patents
制御情報転送方式Info
- Publication number
- JPS61239798A JPS61239798A JP5187285A JP5187285A JPS61239798A JP S61239798 A JPS61239798 A JP S61239798A JP 5187285 A JP5187285 A JP 5187285A JP 5187285 A JP5187285 A JP 5187285A JP S61239798 A JPS61239798 A JP S61239798A
- Authority
- JP
- Japan
- Prior art keywords
- control information
- processing device
- processor
- control
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割交換機において、制御メモリに対する制
御情報転送時間領域を有効に割当て可能とする制御情報
転送方式に関する。
御情報転送時間領域を有効に割当て可能とする制御情報
転送方式に関する。
時分割交換機においては、収容回線相互間で送受信する
通信情報は、予め定められた時間領域（タイムスロット
）毎に通話路メモリに書込み読出す、また交換制御に必
要な制御情報は、各収容回線と交換制御を司る処理装置
との間で、制御メモリを経由して転送する。処理装置が
制御メモリに対し制御情報を転送するに要する時間領域
は、制御情報の量により左右されるので、処理装置に割
当られた制御情報の転送時間領域は、制御情報量に応じ
て適切に割当てられることが望ましい。
通信情報は、予め定められた時間領域（タイムスロット
）毎に通話路メモリに書込み読出す、また交換制御に必
要な制御情報は、各収容回線と交換制御を司る処理装置
との間で、制御メモリを経由して転送する。処理装置が
制御メモリに対し制御情報を転送するに要する時間領域
は、制御情報の量により左右されるので、処理装置に割
当られた制御情報の転送時間領域は、制御情報量に応じ
て適切に割当てられることが望ましい。
第２図は従来ある制御情報転送方式の一例を示す図であ
る。第２図において、各収容回線１から予め定められた
時間領域（タイムスロット）に伝達される通信情報は、
多重回路２を介して通話路メモリ３に書込まれ、また予
め定められたタイムスロットに読出されて、分離回路４
を介して各収容回線１に伝達される。なお時限回路５は
、所定時間領域毎にセレクタ６に選択信号を伝達し、制
御メモリ７を収容回線１および処理装置８の何れか一方
からアクセス可能とする。セレクタ６が収容回線１側を
選択している場合には、収容回線ｌは制御情報伝達用に
予め定められたタイムスロットに制御情報を送信し、多
重回路２およびセレクタ６を経由して制御メモリ７に書
込み、また制御メモリ７に書込まれている制御情報を予
め定められたタイムスロットに読出し、分離回路４を経
由して受信する。またセレクタ６が処理装置８側を選択
している場合には、処理装置８は同期回路９およびセレ
クタ６を経由して制御メモリ７に制御情報を転送する。
る。第２図において、各収容回線１から予め定められた
時間領域（タイムスロット）に伝達される通信情報は、
多重回路２を介して通話路メモリ３に書込まれ、また予
め定められたタイムスロットに読出されて、分離回路４
を介して各収容回線１に伝達される。なお時限回路５は
、所定時間領域毎にセレクタ６に選択信号を伝達し、制
御メモリ７を収容回線１および処理装置８の何れか一方
からアクセス可能とする。セレクタ６が収容回線１側を
選択している場合には、収容回線ｌは制御情報伝達用に
予め定められたタイムスロットに制御情報を送信し、多
重回路２およびセレクタ６を経由して制御メモリ７に書
込み、また制御メモリ７に書込まれている制御情報を予
め定められたタイムスロットに読出し、分離回路４を経
由して受信する。またセレクタ６が処理装置８側を選択
している場合には、処理装置８は同期回路９およびセレ
クタ６を経由して制御メモリ７に制御情報を転送する。
なお処理装置８が割当時間領域以内に制御情報の転送が
終了しなかった場合には、処理装置８は一旦転送動作を
中断し、再び割当時間が到来した場合に転送動作を再開
する。
終了しなかった場合には、処理装置８は一旦転送動作を
中断し、再び割当時間が到来した場合に転送動作を再開
する。
以上の説明から明らかな如く、従来ある制御情報転送方
式においては、処理装置８が制御メモリ７にアクセス可
能な時間領域は時限回路５により予め固定的に割当てら
れていた。従って制御情報） 量が少なく、転
送所要時間が短時間で済む場合には、割当時間領域には
空き時間が生じ、また制御情報量が多く、転送所要時間
が長時間となる場合には、割当時間領域内には転送動作
が終了せず、次の割当時間領域まで待合せる以外に無か
った。
式においては、処理装置８が制御メモリ７にアクセス可
能な時間領域は時限回路５により予め固定的に割当てら
れていた。従って制御情報） 量が少なく、転
送所要時間が短時間で済む場合には、割当時間領域には
空き時間が生じ、また制御情報量が多く、転送所要時間
が長時間となる場合には、割当時間領域内には転送動作
が終了せず、次の割当時間領域まで待合せる以外に無か
った。
本発明は下記の手段を講することにより、前記問題点を
解決する。
解決する。
即ち本発明においては、制御メモリに対して処理装置か
ら制御情報を転送する時間領域を処理装置が指定可能と
し、処理装置が転送中であることを収容回線に伝達し、
その間収容回線から制御メモリに対するアクセスを禁止
する。
ら制御情報を転送する時間領域を処理装置が指定可能と
し、処理装置が転送中であることを収容回線に伝達し、
その間収容回線から制御メモリに対するアクセスを禁止
する。
処理装置が制御メモリに対し制御情報の転送が終了した
後は、予め定められた期間を収容回線から制御メモリに
対する制御情報の転送時間領域として割当てる。
後は、予め定められた期間を収容回線から制御メモリに
対する制御情報の転送時間領域として割当てる。
即ち本発明によれば、処理装置に対する制御メモリの割
当時間領域は処理装置により指定される為、処理装置が
制御情報転送に必要且つ充分な時間領域が常に割当てら
れることとなり、処理装置および収容回線に対する制御
情報転送時間領域が有効に割当てられることとなる。
当時間領域は処理装置により指定される為、処理装置が
制御情報転送に必要且つ充分な時間領域が常に割当てら
れることとなり、処理装置および収容回線に対する制御
情報転送時間領域が有効に割当てられることとなる。
以下、本発明の一実施例を図面により説明する。
第１図は本発明の一実施例による制御情報転送方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
第１図においては、処理装置８の制御の下にセレクタ６
の選択信号を発生するフラグ発生回路１０が設けられて
いる。
の選択信号を発生するフラグ発生回路１０が設けられて
いる。
第１図において、処理装置８は制御メモリ７に対し制御
情報を転送する場合に、アドレスバス１１を経由してフ
ラグ発生回路１０に選択信号を発生する様指示する。
情報を転送する場合に、アドレスバス１１を経由してフ
ラグ発生回路１０に選択信号を発生する様指示する。
処理装置８から指示されたフラグ発生回路１０は選択信
号を発生し、セレクタ７に伝達すると共に、予め定めら
れたタイムスロットに、分離回路４を介して収容回線１
に伝達する。その結果、選択信号を受信したセレクタ６
は処理装置８側を選択し、また選択信号を受信した各収
容回線１は制御メモリ７に対するアクセスを停止する。
号を発生し、セレクタ７に伝達すると共に、予め定めら
れたタイムスロットに、分離回路４を介して収容回線１
に伝達する。その結果、選択信号を受信したセレクタ６
は処理装置８側を選択し、また選択信号を受信した各収
容回線１は制御メモリ７に対するアクセスを停止する。
以後処理装置８は、セレクタ６を経由して、自己のクロ
ック周期で制御メモリ７に制御情報を転送する。
ック周期で制御メモリ７に制御情報を転送する。
やがて制御メモリ７に対する制御情報の転送が終了する
と、処理装置８はアドレスバス１１を介してフラグ発生
回路１０に、選択信号の停止を指示する。
と、処理装置８はアドレスバス１１を介してフラグ発生
回路１０に、選択信号の停止を指示する。
処理装置８から停止を指示されたフラグ発生回路１０は
、選択信号の発生を停止する。その結果、セレクタ６は
収容回線１側を選択し、また収容回線１は制御メモリ７
に対する制御情報の転送を開始する。なお収容回線１は
、予め定められた割当時間領域内に、制御メモリ７に対
し制御情報の転送を実行する。
、選択信号の発生を停止する。その結果、セレクタ６は
収容回線１側を選択し、また収容回線１は制御メモリ７
に対する制御情報の転送を開始する。なお収容回線１は
、予め定められた割当時間領域内に、制御メモリ７に対
し制御情報の転送を実行する。
一方処理装置８は、フラグ発生回路１０に対する選択信
号の発生停止を指示した後時間の経過を監視し、収容回
線１に対する割当時間領域が経過すると、再びアドレス
バス１１を経由してフラグ発生回路１０に選択信号を発
生する様指示する。
号の発生停止を指示した後時間の経過を監視し、収容回
線１に対する割当時間領域が経過すると、再びアドレス
バス１１を経由してフラグ発生回路１０に選択信号を発
生する様指示する。
以上の説明から明らかな如く、本実施例によれば、処理
装置８は制御メモリ７に対し制御情報の転送時間領域を
指定可能となる為、制御情報量に応じた時間領域を割当
てることが可能となり、制御情報量が少ない為空き時間
が生じ、或いは制御情報量が多過ぎて次の割当時間領域
迄待機する等の不都合が解消される。
装置８は制御メモリ７に対し制御情報の転送時間領域を
指定可能となる為、制御情報量に応じた時間領域を割当
てることが可能となり、制御情報量が少ない為空き時間
が生じ、或いは制御情報量が多過ぎて次の割当時間領域
迄待機する等の不都合が解消される。
なお、第１図ばあ（迄本発明の一実施例に過ぎず、例え
ば制御メモリ７に対する処理装置８或いは収容回線１か
らの制御情報転送経路は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
ば制御メモリ７に対する処理装置８或いは収容回線１か
らの制御情報転送経路は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
以上、本発明によれば、前記時分割交換機において、制
御情報転送用の割当時間領域が処理装置により指定され
る為、処理装置が制御情報転送に必要且つ充分な時間領
域が常に割当てられることｊ となり・処理装
置および収容回線に対する制御情報転送時間領域が有効
に割当てられることとなる。
御情報転送用の割当時間領域が処理装置により指定され
る為、処理装置が制御情報転送に必要且つ充分な時間領
域が常に割当てられることｊ となり・処理装
置および収容回線に対する制御情報転送時間領域が有効
に割当てられることとなる。
第１図は本発明の一実施例による制御情報転送方式を示
す図、第２図は従来ある制御情報転送方式の一例を示す
図である。 図において、１は収容回線、２は多重回路、３は通話路
メモリ、４は分離回路、５は時限回路、６はセレクタ、
７は制御メモリ、９は同期回路、ｌＯはフラグ発生回路
、１１はアドレスバス、を示す。
す図、第２図は従来ある制御情報転送方式の一例を示す
図である。 図において、１は収容回線、２は多重回路、３は通話路
メモリ、４は分離回路、５は時限回路、６はセレクタ、
７は制御メモリ、９は同期回路、ｌＯはフラグ発生回路
、１１はアドレスバス、を示す。
Claims (1)
- 通話路メモリと、処理装置と、該処理装置と収容回線と
の間で送受信する制御情報を記憶する制御メモリとを具
備する時分割交換機において、前記制御メモリに対し前
記処理装置から前記制御情報を転送する時間領域を前記
処理装置が指定して前記収容回線に伝達し、該時間領域
が終了した後予め定められた期間を前記収容回線から前
記制御メモリに対する制御情報の転送時間領域として割
当てることを特徴とする制御情報転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187285A JPS61239798A (ja) | 1985-03-15 | 1985-03-15 | 制御情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187285A JPS61239798A (ja) | 1985-03-15 | 1985-03-15 | 制御情報転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239798A true JPS61239798A (ja) | 1986-10-25 |
Family
ID=12898971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187285A Pending JPS61239798A (ja) | 1985-03-15 | 1985-03-15 | 制御情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239798A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206296A (ja) * | 1982-05-27 | 1983-12-01 | Fujitsu Ltd | 共通メモリ制御方式 |
-
1985
- 1985-03-15 JP JP5187285A patent/JPS61239798A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206296A (ja) * | 1982-05-27 | 1983-12-01 | Fujitsu Ltd | 共通メモリ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4888728A (en) | Multipoint link data-transmission control system | |
| EP1428131B1 (en) | Multiple channel interface for communications between devices | |
| JPH02156750A (ja) | 多重アクセス制御方法および該方法を実施する多重アクセス制御システム | |
| JPS5923142B2 (ja) | デ−タ通信システム用アダプタ | |
| US4672604A (en) | Time slot polling arrangement for multiple stage time division switch | |
| IE55732B1 (en) | Method and device for selecting one station from a set of stations dialoging with a main station | |
| JPS61239798A (ja) | 制御情報転送方式 | |
| JPH0239144B2 (ja) | ||
| JPS54152406A (en) | Information transfer control system of time-division multiple network | |
| KR970028966A (ko) | 향상된 타이머 성능을 가진 집적 회로 입력/출력 프로세서 | |
| JPS6045864A (ja) | 中央処理制御ではないシステムにおけるマイクロコンピユ−タ間の情報の転送方法 | |
| EP0059821B1 (en) | Method and apparatus, e.g. in a data distribution system for, inter alia, avoiding distortion in transfer of signal states | |
| US5422886A (en) | System which achieves efficient utilization of buses for selectively interconnecting communication lines | |
| KR100262263B1 (ko) | 전전자 교환기에서 프로세서와 디바이스간의 버스 운용방법 | |
| FI83467C (fi) | Processorsystem. | |
| JP2503967B2 (ja) | タイムスロット入替方法 | |
| JPH0142538B2 (ja) | ||
| JPS61171243A (ja) | 多重チヤンネルフレ−ムのタイムスロツト割当方式 | |
| JPS63124648A (ja) | 同期チヤネルト−クン方式 | |
| GB1604485A (en) | Modem systems | |
| JPH0145785B2 (ja) | ||
| JPS58177053A (ja) | デ−タ通信システム | |
| JPS5939191A (ja) | 制御信号分配方式 | |
| JPS58198983A (ja) | プロセツサ間通信方式 | |
| JPS59154875A (ja) | 画像信号の不在通信方式 |