JPS61236131A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、高集積化した半導体装置の電源ノイズ低減に
適用して有効な技術に関するものである。
適用して有効な技術に関するものである。
−［背景技術］
ペレットを配線基板に取付けた際にペレットと基板との
熱膨張率の差から生じる電極剥れ等を防止するために、
基板をペレットと同質の材料、たとえばシリコン等のマ
ザーチップで形成し、該マザーチップを一単位として半
導体装置を形成することが知られている。
熱膨張率の差から生じる電極剥れ等を防止するために、
基板をペレットと同質の材料、たとえばシリコン等のマ
ザーチップで形成し、該マザーチップを一単位として半
導体装置を形成することが知られている。
ところで、前記マザーチップ上に取付られるペレットが
高密度・高集積化してくると、マザーチップ内での電源
ノイズを如何に低減するかが大きな問題となってくるこ
とが本発明者によって見い出された。
高密度・高集積化してくると、マザーチップ内での電源
ノイズを如何に低減するかが大きな問題となってくるこ
とが本発明者によって見い出された。
すなわち、前記マザーチップを配線基板に実装する際に
は、マザーチップからの電源リードとグランド端子リー
ドとの間にバイパスコンデンサを介在させることが一般
に考えられるが、マザーチップ内の各ペレット間では上
記のような電源ノイズ対策が何等行われていないため、
大電流のリード集中等にともなう電源ノイズが多く発生
し、ペレットの誤動作および破損の原因となる場合のあ
ることが本発明者によって明らかにされたのである。
は、マザーチップからの電源リードとグランド端子リー
ドとの間にバイパスコンデンサを介在させることが一般
に考えられるが、マザーチップ内の各ペレット間では上
記のような電源ノイズ対策が何等行われていないため、
大電流のリード集中等にともなう電源ノイズが多く発生
し、ペレットの誤動作および破損の原因となる場合のあ
ることが本発明者によって明らかにされたのである。
なお、コンデンサの実装技術については、１９８０年１
月１５日、株式会社工業調査会発行、日本マイクロエレ
クトロニクス協会ＷｒｌＣ化実装技術」Ｐ８８〜Ｐ９３
に詳細に記載されている。
月１５日、株式会社工業調査会発行、日本マイクロエレ
クトロニクス協会ＷｒｌＣ化実装技術」Ｐ８８〜Ｐ９３
に詳細に記載されている。
［発明の目的］
本発明の目的は、半導体装置、特に高集積化した半導体
装置の電源ノイズを低減して信顛性の高い半導体装置を
提供することにある。
装置の電源ノイズを低減して信顛性の高い半導体装置を
提供することにある。
本発明の他の目的は、製造工程を複雑化することなくマ
ザーチップ上にチップコンデンサ等の多種類の素子を有
する半導体装置を製造することのできる技術を提供する
ことにある。
ザーチップ上にチップコンデンサ等の多種類の素子を有
する半導体装置を製造することのできる技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、マザーチップ上にペレットとともにコンデン
サを取付けることにより、マザーチップ内の電源ノイズ
を低減することができ、信頼性の高い半導体装置を提供
することができる。
サを取付けることにより、マザーチップ内の電源ノイズ
を低減することができ、信頼性の高い半導体装置を提供
することができる。
また、マザーチップ上にペレット取付用電極を形成する
際に、チップ型素子取付用電極を同時に形成し、その後
前記電極上にペレットおよびチップ型素子を載置しリフ
ロー工程を行うことにより、製造工程を複雑化すること
なくマザーチップ上に多種類の素子を有する半導体装置
を製造することができる。
際に、チップ型素子取付用電極を同時に形成し、その後
前記電極上にペレットおよびチップ型素子を載置しリフ
ロー工程を行うことにより、製造工程を複雑化すること
なくマザーチップ上に多種類の素子を有する半導体装置
を製造することができる。
［実施例］
第１図は本発明の一実施例である半導体装置を示す断面
図、第２図（ａ）〜（ｄｌは本実施例のペレットおよび
チップコンデンサの取付方法を順次示すマザーチップ表
面の部分断面図、第３図は本実施例のマザーチップ上に
形成される電極の平面形状を示す部分平面図である。
図、第２図（ａ）〜（ｄｌは本実施例のペレットおよび
チップコンデンサの取付方法を順次示すマザーチップ表
面の部分断面図、第３図は本実施例のマザーチップ上に
形成される電極の平面形状を示す部分平面図である。
本実施例の半導体装置１は、シリコンからなるマザーチ
ップ２上にシリコンからなるペレット３が取付られてな
る、いわゆるシリコン・オン・シリコン構造の半導体装
置である。
ップ２上にシリコンからなるペレット３が取付られてな
る、いわゆるシリコン・オン・シリコン構造の半導体装
置である。
前記ペレット３は半田バンプ４を介して回路形成面をマ
ザーチップ２に対向させる、いわゆるフェイスダウンボ
ンディングの状態でマザーチップ２上に取付られている
。また、前記ペレット３の近傍には端部に電極５ａを存
する断面矩形状のチップコンデンサ５が半田６によって
同じくマザーチップ２上に取付られており、このチップ
コンデンサ５の各電極５ａは第２図（ｄ）に示すように
マザーチップ２表面近傍に形成されたアルミニウムから
なる配線７を介してペレット３の電源端子用もしくはグ
ランド端子用の電極（半田バンプ４）と電気的に接続さ
れている。
ザーチップ２に対向させる、いわゆるフェイスダウンボ
ンディングの状態でマザーチップ２上に取付られている
。また、前記ペレット３の近傍には端部に電極５ａを存
する断面矩形状のチップコンデンサ５が半田６によって
同じくマザーチップ２上に取付られており、このチップ
コンデンサ５の各電極５ａは第２図（ｄ）に示すように
マザーチップ２表面近傍に形成されたアルミニウムから
なる配線７を介してペレット３の電源端子用もしくはグ
ランド端子用の電極（半田バンプ４）と電気的に接続さ
れている。
一方、マザーチップ２は金−シリコン共晶等の接合方法
（図示せず）によりシリコンカーバイトからなる配線基
板８に取付られており、該配線基板８上にはメタライズ
もしくはスクリーン印刷等により配ｔａ９が形成され、
該配線９と前記マザーチップ２とは金等のワイヤ１０に
より電気的に接続されている。さらに、前記配線９の端
部には略Ｓ状のリード１１が配線基板８から外部に突出
した状態で取付けられ外部端子を形成している。
（図示せず）によりシリコンカーバイトからなる配線基
板８に取付られており、該配線基板８上にはメタライズ
もしくはスクリーン印刷等により配ｔａ９が形成され、
該配線９と前記マザーチップ２とは金等のワイヤ１０に
より電気的に接続されている。さらに、前記配線９の端
部には略Ｓ状のリード１１が配線基板８から外部に突出
した状態で取付けられ外部端子を形成している。
次に本実施例のペレット３およびチップコンデンサ５の
取付方法について説明する。
取付方法について説明する。
まず、シリコンからなるウェハ上に所定の配線パターン
（配線７）をアルミニウムにより形成し、表面全体を覆
うように窒化ケイ素からなるファイナルパッシベーショ
ン膜１２を形成した後、前記配線７上の所定位置のファ
イナルパッシベーション膜１２を穿孔し配線を外部に露
出させる（第２図（ａ））。ここで、第３図に示すよう
に、ペレット３の電極に対応する電極形成部分ではペレ
ットの電極形状に対応して略円形の穿孔１３を行い、チ
ップコンデンサ５の電極５ａに対応する電極形成部分で
はチップコンデンサ５の電極形状に対応して長円形の穿
孔１４を行う。
（配線７）をアルミニウムにより形成し、表面全体を覆
うように窒化ケイ素からなるファイナルパッシベーショ
ン膜１２を形成した後、前記配線７上の所定位置のファ
イナルパッシベーション膜１２を穿孔し配線を外部に露
出させる（第２図（ａ））。ここで、第３図に示すよう
に、ペレット３の電極に対応する電極形成部分ではペレ
ットの電極形状に対応して略円形の穿孔１３を行い、チ
ップコンデンサ５の電極５ａに対応する電極形成部分で
はチップコンデンサ５の電極形状に対応して長円形の穿
孔１４を行う。
次に、上記の配線７の各露出部分に穿孔形状１３．１４
に対応して三層構造のパッド電極１５゜２５を形成する
（第２図（ｂｌ）、該パッド電極１５゜２５は例えば第
１層１５ａ、２５ａとしてクロム、第２層１５ｂ、２５
ｂとして銅、第３層１５Ｃ１２５Ｃとして金を蒸着する
ことにより形成されるものである。
に対応して三層構造のパッド電極１５゜２５を形成する
（第２図（ｂｌ）、該パッド電極１５゜２５は例えば第
１層１５ａ、２５ａとしてクロム、第２層１５ｂ、２５
ｂとして銅、第３層１５Ｃ１２５Ｃとして金を蒸着する
ことにより形成されるものである。
次に、上記のマザーチップ２上に形成された各パッド電
極１５．２５上に半田バンプ４，６を形成する（第２図
（ｃｌ）。
極１５．２５上に半田バンプ４，６を形成する（第２図
（ｃｌ）。
次に、半田バンプ４上にはペレット３を載置し、半田バ
ンプ６上にはチップコンデンサ５を載置して、赤外線ラ
ンプ等の加熱手段を用いて半田バンプ４，６の部分を加
熱することにより半田パンプ４．６は溶融し、冷却され
固化する。これにともないペレット３およびチップコン
デンサ５はマザーチップ２上に固定され、同時にマザー
チップ２上の配線７を介して各ペレット３およびチップ
コンデンサ５の各素子間の電気的導通が達成される（第
２図（ｄ））。
ンプ６上にはチップコンデンサ５を載置して、赤外線ラ
ンプ等の加熱手段を用いて半田バンプ４，６の部分を加
熱することにより半田パンプ４．６は溶融し、冷却され
固化する。これにともないペレット３およびチップコン
デンサ５はマザーチップ２上に固定され、同時にマザー
チップ２上の配線７を介して各ペレット３およびチップ
コンデンサ５の各素子間の電気的導通が達成される（第
２図（ｄ））。
以上の様にしてマザーチップ２上にペレット３およびチ
ップコンデンサ５を取付けた後、マザーチップ２を例え
ば金−シリコン共晶によりシリコンカーバイトからなる
配線基板８に取付ける。なお、配線基板８には予めスク
リーン印刷等により所定の配＆１１９が形成されており
、該配線端部にはリード１１が取付られている。
ップコンデンサ５を取付けた後、マザーチップ２を例え
ば金−シリコン共晶によりシリコンカーバイトからなる
配線基板８に取付ける。なお、配線基板８には予めスク
リーン印刷等により所定の配＆１１９が形成されており
、該配線端部にはリード１１が取付られている。
最後にマザーチップ２上のファイナルパッシベーション
膜１２を一部穿孔して得られたパッド電極（図示せず）
と配線基板８上の配＆Ｉ９とを金等のワイヤ１０で結線
することにより本実施例の半導体装置１を得る。
膜１２を一部穿孔して得られたパッド電極（図示せず）
と配線基板８上の配＆Ｉ９とを金等のワイヤ１０で結線
することにより本実施例の半導体装置１を得る。
このように、本実施例によればマザーチップ２上にチッ
プコンデンサ５を取付けるため、電源ノイズを有効に低
減することができ、しかもペレット３の近傍にチップコ
ンデンサ５を取付けることができるため、ペレット３の
保護を確実に行うことができる。
プコンデンサ５を取付けるため、電源ノイズを有効に低
減することができ、しかもペレット３の近傍にチップコ
ンデンサ５を取付けることができるため、ペレット３の
保護を確実に行うことができる。
また、マザーチップ２上にペレット取付用パッド電極１
５を形成する際に、同時にチップコンデンサ取付用パッ
ド電極２５を形成し、マザーチップ２上にペレット３の
取付けと同時にチップコンデンサ５の取付けを行うこと
ができるため、製造工程を複雑化することなくチップコ
ンデンサ５を有する半導体装置１を製造することができ
る。
５を形成する際に、同時にチップコンデンサ取付用パッ
ド電極２５を形成し、マザーチップ２上にペレット３の
取付けと同時にチップコンデンサ５の取付けを行うこと
ができるため、製造工程を複雑化することなくチップコ
ンデンサ５を有する半導体装置１を製造することができ
る。
［効果］
（１）、マザーチップ上にペレットとともにコンデンサ
を有する構造の半導体装置とすることによって、マザー
チップ内の電源ノイズを低減することができ、信転性の
高い半導体装置を提供することができる。
を有する構造の半導体装置とすることによって、マザー
チップ内の電源ノイズを低減することができ、信転性の
高い半導体装置を提供することができる。
（２）、マザーチップ上にペレット取付用電極を形成す
る際に、チップ型素子取付用電極を同時に形成し、その
後前記電極上にペレットおよびチンプ型素子を載置しリ
フロー工程を行うことにより、製造工程を複雑化するこ
となくマザーチップ上に多種類の素子を存する半導体装
置を製造することができる。
る際に、チップ型素子取付用電極を同時に形成し、その
後前記電極上にペレットおよびチンプ型素子を載置しリ
フロー工程を行うことにより、製造工程を複雑化するこ
となくマザーチップ上に多種類の素子を存する半導体装
置を製造することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では配線基板にリードを取付けた後に
マザーチップを取付ける場合を説明したが、これに限ら
ず配線基板にマザーチップを取付けた後にリードを取付
けてもよい。
マザーチップを取付ける場合を説明したが、これに限ら
ず配線基板にマザーチップを取付けた後にリードを取付
けてもよい。
また、実施例ではチップコンデンサを取付けた場合につ
いてのみ説明したが、他の素子たとえば抵抗等であって
もよい。
いてのみ説明したが、他の素子たとえば抵抗等であって
もよい。
第１図は本発明の一実施例である半導体装置を示す断面
図、 第２図（ａｌ〜（ｄ）は本実施例のペレットおよびチッ
ブコンデンサの取付方法を順次示すマザーチップ表面の
部分断面図、 第３図は本実施例のマザーチップ上に形成される電極の
平面形状を示す部分平面図である。 １・・・半導体装置、２・・・マザーチップ、３・・・
ペレット、４・・・半田バンブ、５・・・チップコンデ
ンサ、６・・・半田バンプ、７・・・配線、８・・・配
線基板、９・・・配線、１０・・・ワイヤ、１１・・・
リード、１２・・・ファイナルパッシベーション膜、１
３．１４・・・穿孔。 第 １ 図 第 ２ 図 第
図、 第２図（ａｌ〜（ｄ）は本実施例のペレットおよびチッ
ブコンデンサの取付方法を順次示すマザーチップ表面の
部分断面図、 第３図は本実施例のマザーチップ上に形成される電極の
平面形状を示す部分平面図である。 １・・・半導体装置、２・・・マザーチップ、３・・・
ペレット、４・・・半田バンブ、５・・・チップコンデ
ンサ、６・・・半田バンプ、７・・・配線、８・・・配
線基板、９・・・配線、１０・・・ワイヤ、１１・・・
リード、１２・・・ファイナルパッシベーション膜、１
３．１４・・・穿孔。 第 １ 図 第 ２ 図 第
Claims (1)
- 【特許請求の範囲】 １、表面に所定回路を形成したペレットが該ペレットと
同質の材料からなるマザーチップに取付けられてなる半
導体装置であって、マザーチップ上に前記ペレットとと
もにコンデンサを有することを特徴とする半導体装置。 ２、コンデンサがチップコンデンサであることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３、ペレットおよびマザーチップがシリコンからなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 ４、ペレットがマザーチップに対してフェイスダウンボ
ンディングで取付けられていることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ５、マザーチップ上にペレット取付用電極を形成する際
に、チップ型素子取付用電極を同時に形成し、その後前
記電極上にペレットおよびチップ型素子を載置しリフロ
ー工程を行うことを特徴とする半導体装置の製造方法。 ６、リフロー工程が半田を用いて行われることを特徴と
する特許請求の範囲第５項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7656685A JPS61236131A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7656685A JPS61236131A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236131A true JPS61236131A (ja) | 1986-10-21 |
Family
ID=13608779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7656685A Pending JPS61236131A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086690A (ja) * | 2001-09-04 | 2003-03-20 | Megic Corp | ポストパッシベーション法を使用した高性能システムオンチップ |
-
1985
- 1985-04-12 JP JP7656685A patent/JPS61236131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086690A (ja) * | 2001-09-04 | 2003-03-20 | Megic Corp | ポストパッシベーション法を使用した高性能システムオンチップ |
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