JPS61224785A - 画面枠作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビ受像機のピクチャー・イン・ピクチャ
ー装置における画面枠作成回路に関し、特に簡単な回路
構成で多数の子画面を作成可能とする画面枠作成回路に
関する。

従来の技術 近年、映像信号処理のディジタル化が急速に進展してニ
ューメディアへの対応が図られており、そのようなディ
ジタル化による新しい機能の１つとしてテレビ画像（親
画面）の中に他の画像（子画面）を縮小して挿入するピ
クチャー・イン・ピクチャー（Ｐ　Ｉ　Ｆ）がある。

ＰＩＦ機能を使用すると、親画面にテレビ放送を映しな
がら小画面でビデオテープレコーダ（ＶＴＲ）等の再生
を行ったり、逆に親画面にはＶＴＲ１子画面にはテレビ
放送を映して子画面の気になる瞬間を静止画させたり、
あるいは両画面を入れ替えたりすること等が可能であり
、ニューメディアの楽しみが増す。

一般にＰＩＦでは、第７図に示すように、子画面２のま
わりに画面枠３を設けて親画面１との区別を容易にして
いる。

第８図には、そのような画面枠３を作成するための従来
の回路を示す。第８図において、親画面ディジタル処理
部４は、親画面用のアナログ・コンポジット・ビデオ信
号をＡ／Ｄ変換して得られたディジタルビデオ信号Ｓｔ
（例えば、１２ビツト）にディジタル的な映像信号処理
を施すもので、Ｙ／Ｃ分離分離回路９調質調整、コント
ラスト制御回路、カラー・ヒユー回路等を含む。子画面
ディジタル処理部５は、子画面用のアナログ・コンポジ
ット・ビデオ信号をＡ／Ｄ変換して得られたディジタル
ビデオ信号８２（例えば、１２ビツト）にディジタル的
な映像信号処理を施すもので、親画面ディジタル処理部
４と同様な処理回路の他に、フィールドメモリとそのメ
モリ内容を親画面と同期し帯域圧縮して読み出すメモリ
データ制御回路等を含む。画面枠データ部６は、画面枠
３の明るさと色調を指示する画面枠データＳ３（例えば
、１２ビツト）を発生する。これら処理部４，５および
データ部６の出力端子はＡＮＤゲート７．８゜９の一方
の入力端子にそれぞれ接続され、ＡＮＤゲー）７．８．
９の他方の入力端子には制御部１０からの親画面出力制
御信号Ｆ１．１画面出力制御信号Ｆ２．画面枠出力制御
信号Ｆ３がそれぞれ与えられる。なお、ＡＮＤゲー）７
，８．９はそれぞれ１つのＡＮＤゲートとして図示され
ているが、実際には各ビット毎に１つのＡＮＤゲートが
充てかわれるので複数（この例では１２個）のＡＮＤゲ
ートからなる。ＡＮＤゲート７．８．９の出力端子は３
人力形ＯＲゲート１１（実際には１２個のＯＲゲート）
の入力端子にそれぞれ接続され、ＯＲゲート１１の出力
端子（１２ビツト）はＤ／Ａコンバータ（図示せず）を
介してＲＧＢマトリクス回路（図示せず）に接続される
。

次に、第７図の画面の水平走査線ＡＩを例にとり、第９
図のタイミングチャートを参照して上記画面枠作成回路
の動作を説明する。第９図において、Ｂはブランキング
信号である。親画面１が表示される期間ｔｌ−ｔ２．ｔ
５〜ｔ６には、親画面出力制御信号Ｆｌだけが“１”に
なってＡＮＤゲート７をイネーブル状態にし、これによ
り親画面ディジタル処理部４からの処理されたディジタ
ルテレビ信号Ｓ’ｌがＡＮＤゲート７とＯＲゲート１１
を通って後段のＤ／Ａコンバータ、ＲＧＢマトリクス回
路・＼送られ、ブラウン管で親画面１を映し出す。また
、子画面２が表示される期間ｔ３〜ｔ４には、小画面出
力制御信号Ｆ２だけが“１になってＡＮＤゲート８をイ
ネーブル状態にしこれにより子画面ディジタル処理部５
からの処理されたディジタルテレビ信号Ｓ“２がＡＮＤ
ゲート８とＯＲゲート１１を通って後段へ送られ、子画
面２を映し出す。そして、画面枠３が表示される期間ｔ
２〜ｔ３．ｔ４〜ｔ５には、画面枠出力制御信号Ｆ３だ
けが“１”になってＡＮＤゲート９をイネーブル状態に
し、画面枠データＳ３がＡＮＤゲート９とＯＲゲート１
１を通って後段へ送られブラウン管に画面枠３を映し出
す。

発明が解決しようとする問題点 しかし、上述したような従来の画面枠作成回路では画面
枠を作成するための特別な装置回路、すなわち画面枠デ
ータ部８および制御信号８３等を必要とするため、回路
構成が複雑でコストが高くなる欠点があり、特に小画面
の数が増えると、それに応じて画面枠データ部６および
制御信号８３発生手段の数も増やさなければならないた
め、この欠点は一層顕著になる。

本発明は、従来技術の上記問題点に鑑みてなされたもの
で、簡単な回路で構成され、しかも多数の子画面を作成
するのに有利な画面枠作成回路を提供することを目的と
する。

問題点を解決するための手段 上記目的を達成する本発明の画面枠作成回路は。

第１および第２の画面をそれぞれ形成する第１および第
２のビデオ信号を入力し、第１または第２のビデオ信号
のいずれか一方を出力端子に送出し。

画面枠に対応する時間期間中はその出力端子をハイイン
ピーダンス状態にして所定の電位に保つゲート手段を備
えることを特徴とする。

作用 一つの水平走査線において、第１の画面が表示される期
間中は第１のビデオ信号だけが後段（ブラウン管側）へ
送られ、第２の画面が表示される期間中は第２のビデオ
信号だけが後段へ送出される。そして、画面枠が表示さ
れる期間中は、ハイインピーダンス状態による所定の電
位が所定の信号、すなわち画面枠データとして後段へ送
出され、第１および第２のビデオ信号はしゃ断される。

実施例 第１図ないし第６図を参照して本発明の詳細な説明する
。図中、第８図と同一の構成部分には同一の符号を付し
てその説明を省略する。

第１図は本発明の第１の実施例を示す。第１図において
、親画面ディジタル処理部４および小画面ディジタル信
号５の出力端子は３ステートバッファ２０．２１の入力
端子にそれぞれ接続される。

これら３ステートバッファ２０．２１の制御端子には制
御部１０より親画面出力制御信号Ｆｌおよび小画面出力
制御信号Ｆ２がそれぞれ与えられる。

３ステートバッファ２０．２１の出力端子は共通接続さ
れ、プルアップ抵抗２２を介して電源電圧Ｖｃｃ（”ビ
レベル）に接続されるとともにＤ／Ａコンバータ等の後
段の回路（図示せず）に接続される。３ステートバッフ
ァ２０．２１の各々は、説明の簡略化のため１つの３ス
テートバッファとして図示されているが、実際には各ピ
ット毎に１つの３ステートバッファが充てかわれ、複数
個（この例では１２個）が並列に設けられる。同様に。

信号ライン２３〜２８も一本のラインとして図示されて
いるが、実際には複数（１２本）のラインが並列配線さ
れている。

次に、第２図の画面の水平走査線ＡＩを例にとり、第７
図のタイミングチャートにつきこの実施例の動作を説明
する。

親画面１が表示される期間ｔｌ−ｔ２．ｔ５〜ｔ６には
、親画面出力制御信号Ｆｌが“１”で子画面出力制御信
号Ｆ２は“Ｏ”である。これにより３ステートバッファ
２０はアクティブ状態でその入力端子に受は取ったディ
ジタルビデオ信号Ｓ’１を出力端子から後段回路へ送出
する。一方、３ステートバッファ２１は非アクテイブ状
態になってその出力端子をハイインピーダンス状態にす
る。

小画面２が表示される期間ｔ３〜ｔ４には、親画面出力
制御信号Ｆｌが“０”で小画面出力制御信号Ｆ２が“１
”である。これにより、３ステートバッファ２０は非ア
クテイブ状態となってディジタルビデオ信号Ｓ′Ｉをし
ゃ断し、その出力端子をハイインピーダンス状態にする
。一方、３ステートバッファ２１はアクティブ状態にな
ってその出力端子よりディジタルビデオ信号Ｓ’２を後
断回路へ送出する。

画面枠３が表示される期間ｔ２〜ｔ３．ｔ４〜ｔ５には
、親画面出力制御信号Ｆｌおよび子画面出力制御信号Ｆ
２は共に“Ｏ”であり、これにより３ステートバッファ
２０．２１は共にハイインピーダンス状態になる。この
結果、それら３ステートバッファ２０．２１の出力端子
はプルアップ抵抗２２を介して電源電圧Ｖｃｃにプルア
ップ（保持）され、′１”の電圧信号が画面枠データと
して後段の回路に送出されてブラウン管に白色の画面枠
３が映し出される。

なお、第７図の画面の水平走査線Ａ２のように親画面ｌ
と画面枠３が走査される場合には、第３図に示すように
親画面出力制御信号Ｆｌは画面枠３に対応する期間ｔ２
〜ｔ５に“０”でそれ以外の期間ｔ１〜ｔ２．ｔ５〜ｔ
６に“１”であり、子画面出力制御信号Ｆ２は全期間中
“Ｏ”のままである。したがってこの場合、画面枠３に
対応する期間ｔ２〜ｔ５において、３ステートバッファ
２０．２１が共に非アクテイブ状態でそれらの出力端子
がハイインピーダンス状態になることにより、′１”に
プルアップされた出力電圧が画面枠データとして後段の
回路に送られ、白色の画面枠３がブラウン管に映し出さ
れる。

支ｉ九と 第４図は、本発明の第２の実施例を示す。この実施例で
は、３ステートバッファ２０，２１の出力端子をプルダ
ウン抵抗３０を介して接地しており、これにより画面枠
３に対応する期間中は両バッファ２０．２１が共に非ア
クテイブ状態でそれらの出力端子がハイインピーダンス
状態になることにより、アース電位（“０”）にプルダ
ウンされた出力電圧が画面枠データとして後段の回路に
送られ、黒色の画面枠３がブラウン管に映し出される。

他の構成とその動作は第１の実施例（第１図）と同じで
ある。

実ＪＬ叶Ｊ− 第５図は、本発明の第３の実施例を示す。この実施例は
親画面の中に２つの子画面を挿入するものであり、その
ため第１の実施例の構成に第２の子画面ディジタル処理
部５′と共に３ステートバッファ２１’を追加している
。第１または第２の子画面の画面枠に対応する期間中は
、制御信号Ｆ１、Ｆ２．Ｆ３がそれぞれ“０”で、これ
により３ステートバッファ２０，２１．２１’の出力端
子は全てハイインピーダンス状態となってＶｃｃ（“１
”）にプルアップされ、ブラウン管に白色の画面枠が映
し出される。

Ｕ九［ 第６図は、本発明の第４の実施例を示す。上述した実施
例では３ステートバッファ２０，２１゜（２１’）の全
ての出力ビットを“１”にプルアップするか、または“
Ｏ”にプルダウンして画面枠３の色を白または黒にした
が、ディジタルビデオ信号Ｓ’ｌ、　Ｓ’２．　　（Ｓ
’３）がＹ／Ｃ分離されている場合には、第６図に示す
ように各出力ビットを選択的にプルアップまたはプルダ
ウンすることにより画面枠３の色を自由に設定すること
ができる。

第８図において、ＹＯ−Ｙ７　、（Ｒ−Ｙ）Ｏ〜（Ｒ−
Ｙ）３．（Ｂ−Ｙ）Ｏ〜ＣＢ−Ｙ）３は親画面用ディジ
タルビデオ信号Ｓ’ｌの輝度信号、２つの色差信号をそ
れぞれ構成し、３ステートバッファ４１〜５６は上記３
ステートバッファ２０を構成する。３ステートバッファ
４１〜５６の出力端子は、子画面用ディジタルビデオ信
号Ｓ’ｌの輝度信号Ｙ’Ｏ−Ｙ’７．２つの色差信号（
Ｒ−Ｙ　）’０〜（Ｒ−Ｙ）’３．（Ｂ−Ｙ）’０〜（
Ｂ−Ｙ）’３に対する３ステートバッファ５７〜７２（
３ステートバッファ２１）の出力端子と共通接続され、
Ｄ／Ａコンバータ、ＲＧＢマトリクス等の後段回路に接
続されるとともに、切替スイッチ７３〜８８を介してプ
ルアップ抵抗８９ａ〜１０４ａまたはプルダウン抵抗８
９ｂ〜１０４ｂに選択的に接続される。

画面枠が表示されるときは、制御信号Ｆｌ、Ｆ２が共に
“０”になり、これにより３ステートバッファ４１〜５
８．５７〜７２が全て非アクテイブ状態でその出力端子
がハイインピーダンス状態となって選択的にプルアップ
またはプルダウンされ、その結果所定ビットパターン（
第６図の場合は１１０１０１１１０１００１１１１）の
信号が画面枠データとして後段の回路に供給され、選択
された色、例えば黄色の画面枠がブラウン管に映し出さ
れる。

発明の効果 本発明では、テレビ受像機のテレビ信号路にゲート（典
型的には３ステートバッファ）ヲ設ケ、第１の画面が表
示される期間中は第１のビデオ信号だけを後段に送り、
第２の画面が表示される期間中は第２のビデオ信号だけ
を後段に送り、そして画面枠が表示される期間中は上記
ゲートの出力端子をハイインピーダンス状態にして所定
の電位にプルアップまたはプルダウンすることにより得
られる所定の出力信号を画面枠データとして後段に送る
ようにしたので、従来のような画面枠データ部等の特別
な回路装置が要らなくなって簡単な構成になり、また小
画面の数を増やす場合にも追加する部品が少なくて済む
のでコスト的に大なる利点が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック回路図、 第２図および第３図は、上記第１の実施例の動作を説明
するためのタイミングチャート、第４図は本発明の第２
の実施例を示すブロック回路図、 第５図は本発明の第３の実施例を示すブロック回路図、 第６図は本発明の第４の実施例を示すブロック回路図、 第７図は親画面と、その中に挿入される画面枠を存する
子画面とを示す図、 第８図は従来の画面枠作成回路を示すブロック回路図、
および 第９図は上記従来の画面枠作成回路の動作を説明するた
めのタイミングチャートである。 １・・・・親画面、２・・・・子画面、３・・・・画面
枠、４・・・・親画面ディジタル処理部、５・・・・子
画面ディジタル処理部、６・・・・制御部、２０，２１
．２１’・・・・３ステートバッファ、２２・・・・プ
ルアップ抵抗、３０・・・・プルダウン抵抗、４１〜５
８．５７〜７２・・・・３ステートバッファ、７３〜８
８・・・・切替スイッチ　、８９ａ〜１０４ａ・・・・
プルアップ抵抗、８９ｂ〜１０４ｂ・・・・プルダウン
抵抗。

Claims (2)

【特許請求の範囲】
1. （１）テレビ受像機の第１の画面の中に、画面枠を有す
   る第２の画面を挿入するピクチャー・イン・ピクチャー
   装置において、 前記第１および第２の画面をそれぞれ形成する第１およ
   び第２のビデオ信号を入力し、ある時間期間中は前記第
   １または第２のビデオ信号のいずれか一方を出力端子に
   送出し、他の時間期間には他方を出力端子に送出し、前
   記画面枠に対応する時間期間中は前記出力端子をハイイ
   ンピーダンス状態にして所定の電位に保つゲート手段を
   備えることを特徴とする画面枠作成回路。
2. （２）前記第１および第２のビデオ信号はディジタルビ
   デオ信号であり、 前記ゲート手段は、前記第１および第２のデジタルビデ
   オ信号をそれぞれ入力する第１および第２の３ステート
   バッファと；一方の端子が前記第１および第２の３ステ
   ートバッファのそれぞれの出力端子に接続され他方の端
   子が前記所定の電位に接続される抵抗器と；前記第１の
   ディジタルビデオ信号を送出する期間中は前記第１の３
   ステートバッファだけを作動状態にし、前記第２のディ
   ジタルビデオ信号を送出する期間中は前記第２の３ステ
   ートバッファだけを作動状態にし、前記画面枠に対応す
   る時間期間中は前記第１および第２の３ステートバッフ
   ァを共にハイインピーダンス状態にする制御手段とから
   なる、 特許請求の範囲第１項に記載の画面枠作成回路。