JPS61223944A

JPS61223944A - デ−タ選択装置

Info

Publication number: JPS61223944A
Application number: JP60065273A
Authority: JP
Inventors: Kazunori Shimakawa; 島川　和典; Yasuo Hoshino; 星野　康夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は情報処理装置に於いて、メモリ内のデータベー
スから指定された条件全満足するデータのみを取り出す
データ選択装置に関する。

〔発明の技術的背景とその問題点〕

従来、情報処理装置に於いて、記憶装置上に記憶された
データベースから、条件を指定してその条件を満足する
データのみを取り出す装置として、先ずソータと呼ばれ
る序列器によシ、ある程度まとまっ九ｆ−タ列をソート
シ、次にそのまとｔｂを比較器に通して、設定条件を満
足するデータのみを取り出す装置が用いられていた◎ しかしながら上記した従来の装置は、データ内容の順序
が序列器によシ変更されてしまうという欠点があう九。

また指定する条件の複雑さについてはソフトウェア側に
まかされておシ、その装置自体に含められる能力は比較
的単純な数値セットのみであり、機能を充分に使いこな
”ｆ？ニーとを容易にするインタフェイス仕様に考慮が
払われていなかった。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、データ列の順
序に依存することなく、指定された各種条件を満足する
データのみを取り出すことのできるデータ選択装置を提
供することを目的とする。

〔発明の概要〕

本発明は、設定条件を個別に貯える複数の条件レジスタ
と、この条件レジスタの設定条件を個別に受け、選択対
象データが含まれるデータを保存するメモリのデータを
共通に受けて、上記データ中から上記設定条件を満足す
るデータを判断する複数の比較器と、この比較器の出力
を受けて論理和、又は論理積演算し、その演算結果値に
従い、上記メモリよシ対応データを取り出す手段とを有
してなる構成とし次もので、これによシ、入力データ順
序を保証しつつ、所望する条件を満足するデータのみを
選択的に取り出すことができる。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明する。第１
図はこの発明による装置の位置づけを示すブロック図で
ある。図中、１はデータの入出力コマンドをチャネルイ
ンタフェース５に対して発行する主体としてのＣＰＵで
ある。２はＣＰＵ　１に付随するメモリ、３はＣＰＵ　
１およびメモリ２を本発明に係るデータ選択装置（ＯＲ
レストリクタ）４に接続する九めの内部パスである。４
はこの発明に係るデータ選択装置でめシ、指定された各
種条件を満足するデータのみを取り出すもので、以下Ｏ
Ｒレストリクタと称す。

尚、このＯＲレストリクタ４の内部構成は後述する第２
図に示されている。５は入出力制御装置６とＯＲレスト
リクタ４との間のデータ転送のためのチャネルインタフ
ェース、６は入出力装置１への入出力を制御する入出力
制御装置、７はデータ格納のための入出力装置である。

第２図はこの発明に係る装置となるＯＲレストリクタ４
の構成を示すブロック図でるる。図中、４０１はＣＰＵ
、４０２Ｆ！メモリでちる◎４０３．４０３．・・・は
データ比較器、４０４゜４０４、・・・は比較時使用さ
れる条件レジスタである。４０５はデータ比較器４０３
，４０３゜・・・からの比較結果としての真偽値の論理
和をとるＯＲ（オア）ｒ−トである。４０６はＯＲゲー
ト４０５からの真偽値を受け、その真偽値が真のときの
みデータライン４２０と４２１を結ぶＡＮＤ（アンド）
ダートである＠４０７は入出力チャネルインタフェース
、４０８は入出力チャネルインタフェース４０７で受渡
されるデータを一時保持するためのキャッシエバツファ
、４０９は内部パスインタフェースである。４１０はＣ
ＰＵ　４０１　、メモリ４０２と入出力チャネルインタ
フェース４０７を結ぶ信号線、４１１はＣＰＵ　１の内
部パス３とＣＰＵ　４０１およびメモリ４０２を結ぶた
めの信号線、４１２はＣＰＵ　４０１とメモリ４０２を
結ぶための信号線、４１３はＣＰＵ　４０　Ｚと条件レ
ジスタ４０４，４０４．・・・を結ぶための信号線、４
１４はメモリ４０２とデータ比較器４０３，４０３．−
・・を結ぶための信号線、４１５，４１５．・・・はデ
ータ比較器４０３．４０３．・・・と条件レジスタ４０
４゜４０４、・・・を結ぶための信号線、４１６，４１
６゜・・・はデータ比較器４０３，４０３．・・・よる
比較結果としての真偽値を０Ｒｆ−）４０５に伝えるた
めの信号線、４１７はデータ比較器４０３゜４０３、・
・・がデータと条件値とを比較するときキャッシェパッ
７ア４０８を読むためのデータライン、４１８はＯＲゲ
ート４０５がすべてのデータ比較器４０３，４０３．・
・・からの真偽値を受は論理和をとっ九結果としての真
偽値ｉ　ＣＰＵ４０１に知らせるための割込み信号ａ、
４ｚｙは０Ｒｆ−ト４０５の出力をＡＮＤ　ｐ　−）　
４　Ｑ　５に入力させるための信号線、４２０はＡＮＤ
ゲート４０６と内部パスインタフェース４０９を結ぶデ
ータライン、４２１は入出力チャネルインタフェース４
０７とＡＮＤ　ｒ−ト４０６を結ぶデータライン、４２
２は入出力チャネルインク７エース４０７とキャッジエ
バツク７４０Ｂ’ｒ：ｔｚぶデータライン、４２３は入
出力制御装置６と入出力チャネルインタフェース４０７
を結ぶためのデータラインである〇第３図は上記第２図に示すＯＲレストリクタ４のメモリ
４０２に格納される比較条件の構造を示す図である。図
中、８は条件が複数あるとき条件を探索する九めの条件
識別子および条件ブロックへのメモリ上のポインタの組
を条件数だけ保有する条件識別子ブロックである。９は
各々の条件を保有するための条件ブロックであ夛、比較
対象データ内の条件フィールドの開始位置・大きさ・比
較のためのデータ型を示す比較モード・比較演算子・比
較される上限値へのメモリ上のディ／り・比較される下
限値へのメモリ上のポインタを保有する。１０は比較上
限値および比較下限値を保有する比較値ブロックである
。

ここで一実施例の動作を説明する。第１図に示すＣＰＵ
　１よシ条件登録コマンドが発せられると、第２図に示
すＯＲレストリクタ４内の内部パスインタフェース４０
９よ、り　ＣＰＵ　４０１に割込みがかかる。これによ
り　ＣＰＵ　４０１はメモリ４０２に、内部パスインタ
フェース４０９からの条件登録コマンドを展開して第３
図に示す各１０ツク８，９．１０を作成する。続いて、
第１図に示すＣＰＵ　１よシデータ入力コマンドが発せ
られると、データ入力コマンドノぐラメータとしての条
件識別子を第３図に示す条件識別子ブロック８よシ探し
、さらに第３図に示す条件ブロック９を条件レジスタ４
０４に設定する操作をパラメータ数分繰り返す。続いて
ＣＰＵ　４０１よシ入出力チャネルインタフェース４０
７に対し入力コマンドを送出する。これによシチャネル
インク７エース５ｔ′経由して入出力チャネルインタフ
ェース４０７がデータを受信して、同データをキャッジ
＆　”ッファ４０８に保存し、ＣＰＵ　４０１に割込み
をかける。次に、ＣＰＵ　４０１からｆ−夕比較器４０
３に対して比較開始起動を発する。データ比較器４０３
はキャッシェパツファ４０８のデータと条件レジスタ４
０４に保持されている条件とを比較し、その結果として
の真偽値をＯＲゲート４０５へ送出する。

０Ｒｆｆ−）４０５は起動され九すべてのデータ比較器
４０３からの信号を受けると、それらの論理和をとり、
それが真なら信号線４１９ｔ−経由してＡＮＤゲート４
０６へ真の信号を送る。

ＡＮＤｆ−）４０６はデータライン４２１の信号と信号
線４１９の信号との論理積をとり、キャッシュバッファ
４０８に保持されているデータを内部パスインタフェー
ス４０９へ送る。内部パスインタフェース４０９はデー
タライン４２０を経由して受けたデータを第１図に示す
ＣＰＵ　１を介し、同メモリ２へ転送する。一方、ＯＲ
Ｂ’−ト４０５の真偽値が偽のとき、ＣＰＵ　４０１は
次のデータを入力すべく、入力コマンドをＣＰＵ４０１
より人出力チャネルインタフェース４０７に送出する。

入出力チャネルインタフェース４０７は次のデータ入力
コマンドをチャネルインタフェース５を介して第１図に
示す入出力制御装置６へ転送する。以下、上記動作を繰
シ返す。尚、上記ＯＲレストリクタ４への条件処理の種
類としては、登録だけでなく、変更、削除、追加、初期
化等がある。

上述したようなＯＲレストリクタ４を用いてデータ選択
を行なうことによシ、入力データ順序が保証され、かつ
いくつかの条件の論理和によるデータ選択ができる。し
たがって、第１図に示すＣＰＵ　１でのデータ選択処理
が不要となり、負荷が分散されるとともに、データを入
力する主体プ覧グラムの処理負担が軽減される。又、条
件をデータ変更に応じて再設定・できることから、デー
タとプログラムの独立性が条件比較に関して保証される
。又、条件に適合しないデータを入力することができな
いことから、機密性が保たれる。

尚、上記した実施例では、データの入力について述べて
きたが、データの出力についても応用することができ、
これによシいくつかの条件に適合しないデータの入出力
装置への出力が避すられ、データ保全性が保証される。

又、データ比較器４０３，４０３．・・・、及びそれに
付随する条件レジスタ４０４，４０４．・・・の組の個
数は条件規模に応じて任意に変えることが可能である。

又、ＯＲレストリクタ中のＯＲダート４０５をＡＮＤダ
ートに変えることによｆｉ、ＡＮＤレストリクタとする
ことも可能である。

以上は、ＯＲレストリクタを１つの独立した装置として
説明してきたが、所謂ビットスライスコンビーータ素子
と同様の使い方ができるように、この回路（ＯＲレスト
リクタ）を４ビット幅（または８ビット即ちバイト幅等
）で作りスライス素子として用いて任意の倍数幅のＯＲ
レストリクタを作るための要素素子とすることもできる
。この−構成例を第４図に示す。ここではバイト＠ＯＲ
レストリクタ素子４個による３２ビツトＯＲレストリク
タの構成例を示している。信号線（、）は比較演算子の
種類によ多発生するキャリー等の信号の伝達のためのも
のである。

上記構成はＯＲレストリクタ構成用の素子としての形態
にする応用を述べたが、ＯＲレストリクタそのものの直
列連結、椰しストリクタそのものの並列連結によシ、そ
れぞれ和積形式、積和形式の条件式に対するレストリフ
タが構成できる。したがって、多数のＡＮＤ　、　ＯＲ
レストリフタの配列制御回路を作ってその和積、積和の
条件式に動的に対応できる汎用レストリフタも可能であ
る。

〔発明の効果〕

以上詳記したように本発明のデータ選択装置によれば、
設定条件を個別に貯える複数の条件レジスタと、この条
件レジスタの設定条件を個別に受け、選択対象データが
含まれるデータを保存するメモリのｆ−夕を共通に受け
て、上記データ中から上記設定条件を満足するデータを
判断する複数の比較器と、この各比較器の出力を受けて
論理和、又は論理積演算し、その演算結果値に従い上記
メモリよシ対応データを取り出す手段とを有してなる構
成としたことにより、入力データ順序を保証しつつ、所
望する条件を満足するデータのみを選択的に取り出すこ
とができる。

【図面の簡単な説明】

図は本発明の詳細な説明するためのもので、第１図は本
発明に係る装置の周辺接続構成を示すブロック図、第２
図は一実施例の構成を示すブロック図、第３図は上記実
施例に於ける条件判別の九めのデータブロック構造を示
す図、第４図は本発明の応用例を示すブロック図である
。１・・・ＣＰＵ　、　２・・・メモリ、３・・・内部パ
ス、４・・・データ選択装置（ＯＲレストリクタ）、５
・・・チャネルインタフェース、６・・・入出力制御装
置、７・・・入出力装置、８・・・条件識別子ブロック
、９・・・条件ブロック、１０・・・比較値ブロック、
４０１・・・ＣＰＵ、４０．？・・・メモリ、４０３，
４ｏｓ。・・・・・・データ比較器、４０４，４０４．・・・・
・・条件レジスタ、４０５・・・０Ｒｒ−）、４０６・
・・かＤｒ−）、４０７・・・入出力チャネルインタフ
ェース、４０８・・・キャッシュバッファ、４０９・・
・内部パスインタフェース〇

Claims

【特許請求の範囲】

記憶装置に格納されたデータ中の選択対象を規定する条
件指定情報の設定手段と、この設定された条件指定情報
の一つを比較情報としてそれぞれ個別に保持する複数の
条件レジスタと、上記記憶装置に格納されたデータを共
通に受け、上記条件レジスタの比較情報を別個に受けて
、各々比較情報に従う条件に一致するデータを検出する
複数のデータ比較器と、この複数のデータ比較器それぞ
れの出力を受けて上記設定手段により設定された各条件
を満足するデータであるか否かを判断する論理演算手段
とを備え、上記論理演算手段より出力される特定の信号
に基づき、上記記憶装置より対応するデータを取り出す
ことを特徴としたデータ選択装置。