JPS61222223A - 半導体素子の電極の形成方法 - Google Patents
半導体素子の電極の形成方法Info
- Publication number
- JPS61222223A JPS61222223A JP6197885A JP6197885A JPS61222223A JP S61222223 A JPS61222223 A JP S61222223A JP 6197885 A JP6197885 A JP 6197885A JP 6197885 A JP6197885 A JP 6197885A JP S61222223 A JPS61222223 A JP S61222223A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- mask layer
- mask
- underlayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 title claims description 5
- 238000005530 etching Methods 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 19
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- 239000007772 electrode material Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導゛体製子の電極の形成方法に関し、特にリ
フトオフ法による電極の形成方法に適用される。
フトオフ法による電極の形成方法に適用される。
従来、半導体素子の電極の形成をリフトオフ法で行なう
には第６図に示すように、半導体基板ω上に電極形成予
定域に開口を備えたフォトレジスト層のパターン■を形
成した後、電極材料（１０３）を全面に蒸着し、フォト
レジスト層を溶解することによってこの上に被着された
電極材料層を除去し、上記電極形成予定域にのみ電極材
料層を残し達成していた。
には第６図に示すように、半導体基板ω上に電極形成予
定域に開口を備えたフォトレジスト層のパターン■を形
成した後、電極材料（１０３）を全面に蒸着し、フォト
レジスト層を溶解することによってこの上に被着された
電極材料層を除去し、上記電極形成予定域にのみ電極材
料層を残し達成していた。
上記従来の電極形成方法によると、第７図に示すように
、電極材料層（１１３）を５０００Å以上に厚く形成す
るような場合には、フォトレジストパターンの側壁にも
電極材料が蒸着されてリフトオフが不能になったり、電
極の周縁に電極材料の突起が生じたりすることが多かっ
た。かかる現象を防止するために１例えば多層レジスト
を用いる方法などが開発されているが、マスク合わせを
行なう時に下地のパターンが見づらくなるなどの欠点が
あった・ 〔発明の目的〕 本発明は上記の欠点を除去するもので、リフトオフが容
易であり、電極の周縁に突起が出来にくく、シかもマス
ク合わせ時に下地が見やすいように配慮された半導体素
子の電極の形成方法を提供することを目的とする。
、電極材料層（１１３）を５０００Å以上に厚く形成す
るような場合には、フォトレジストパターンの側壁にも
電極材料が蒸着されてリフトオフが不能になったり、電
極の周縁に電極材料の突起が生じたりすることが多かっ
た。かかる現象を防止するために１例えば多層レジスト
を用いる方法などが開発されているが、マスク合わせを
行なう時に下地のパターンが見づらくなるなどの欠点が
あった・ 〔発明の目的〕 本発明は上記の欠点を除去するもので、リフトオフが容
易であり、電極の周縁に突起が出来にくく、シかもマス
ク合わせ時に下地が見やすいように配慮された半導体素
子の電極の形成方法を提供することを目的とする。
本発明にかかる半導体素子の電極の形成方法は、半導体
基板上の電極形成予定域に開口を有し電極層よりも厚い
マスク層を半導体基板上に形成し、次に電極層の下部を
成す電極下部層を被着したのち、前記マスク層にサイド
エツチングを施し、さらに電極層の上部を成す電極上部
層を被着したのち、前記マスク材をこの上に被着された
電極層とともに除去することを特徴とするものであり、
また、マスク層にポジ型フォトレジストを用いるととも
にそのサイドエツチングに電極の下部層をマスクとして
選択露光と現象を施す上記電極の形成方法であり、゛さ
らに、電極の下部層をチタン層とこの上に積層された白
金から成る二層で形成し、かつ上部層を金で形成する上
記電極の形成方法である。
基板上の電極形成予定域に開口を有し電極層よりも厚い
マスク層を半導体基板上に形成し、次に電極層の下部を
成す電極下部層を被着したのち、前記マスク層にサイド
エツチングを施し、さらに電極層の上部を成す電極上部
層を被着したのち、前記マスク材をこの上に被着された
電極層とともに除去することを特徴とするものであり、
また、マスク層にポジ型フォトレジストを用いるととも
にそのサイドエツチングに電極の下部層をマスクとして
選択露光と現象を施す上記電極の形成方法であり、゛さ
らに、電極の下部層をチタン層とこの上に積層された白
金から成る二層で形成し、かつ上部層を金で形成する上
記電極の形成方法である。
以下にこの発明の実施例を図面を参照して説明する。
第１図ないし第５図に一実施例の形成工程を断面図で示
す、先ず、半導体基板ω上に例えばポジ型フォトレジス
トのマスク層■を被着し、電極形成予定域に開口（２１
）を設ける（第１図）、なお、上記マスク層■は形成さ
れる電極層の層厚よりも厚く形成する０次に、電極層の
下部をなす電極下部層（３１）として、例えばチタン（
Ｔｉ）層（３１１）およびこれに積層された白金（ｐｔ
）層（３１２）の二層を真空蒸着により形成する。この
とき、上記電極下部層（３１）の層厚はマスク層■の厚
さよりも十分小さくする０例えば、マスク層■の層厚を
２μｓにした場合、電極下部層（３１）の層厚を０．２
−にする（第２図）、続いて上記電極下部層（３１）を
マスクとしてマスク層■に対しサイドエツチングを施す
、このサイドエツチングは、例えば紫外線照射によって
その回折現象でマスク層■の周縁部に露光を施し、その
後現像処理を行なうことによって達成される（第３図）
０次に、電極上部層（３２）をなす金（Ａｕ）を真空蒸
着により被着する。この電極上部層（３２）の層厚は、
これと上記電極下部層（３１）の層厚との和がマスク層
■の層厚を超えないように１例えば１−にする（第４図
）０次に、マスク層■を溶解してその上に被着された電
極下部層（３１）とこれに積層した部分の電極上部層（
３２）をと、もに除去して半導体基板上に被着した電極
上部層と電極下部層からなる電極層旦で電極が形成され
る（第５図）。
す、先ず、半導体基板ω上に例えばポジ型フォトレジス
トのマスク層■を被着し、電極形成予定域に開口（２１
）を設ける（第１図）、なお、上記マスク層■は形成さ
れる電極層の層厚よりも厚く形成する０次に、電極層の
下部をなす電極下部層（３１）として、例えばチタン（
Ｔｉ）層（３１１）およびこれに積層された白金（ｐｔ
）層（３１２）の二層を真空蒸着により形成する。この
とき、上記電極下部層（３１）の層厚はマスク層■の厚
さよりも十分小さくする０例えば、マスク層■の層厚を
２μｓにした場合、電極下部層（３１）の層厚を０．２
−にする（第２図）、続いて上記電極下部層（３１）を
マスクとしてマスク層■に対しサイドエツチングを施す
、このサイドエツチングは、例えば紫外線照射によって
その回折現象でマスク層■の周縁部に露光を施し、その
後現像処理を行なうことによって達成される（第３図）
０次に、電極上部層（３２）をなす金（Ａｕ）を真空蒸
着により被着する。この電極上部層（３２）の層厚は、
これと上記電極下部層（３１）の層厚との和がマスク層
■の層厚を超えないように１例えば１−にする（第４図
）０次に、マスク層■を溶解してその上に被着された電
極下部層（３１）とこれに積層した部分の電極上部層（
３２）をと、もに除去して半導体基板上に被着した電極
上部層と電極下部層からなる電極層旦で電極が形成され
る（第５図）。
なお、上記マスク層■を溶解するのに、例えばマスク層
がポジ型フォトレジストでＡＺ−１３５０Ｊ （商品名
、ヘキスト社製）の場合、アセトンに浸漬する方法を採
ればよい。
がポジ型フォトレジストでＡＺ−１３５０Ｊ （商品名
、ヘキスト社製）の場合、アセトンに浸漬する方法を採
ればよい。
叙上によれば、電極下部層（３１）を形成する場合には
その層厚はマスク層■の層厚に比べ十分小さいため、マ
スク層の側壁には殆ど電極層材料が蒸着されず、また、
電極上部層（３２）を被着する場合には、マスク層■の
周縁がサイドエッチされて後退しているためマスク層の
側壁に電極材料が蒸着されることはない、従ってリフト
オフが不能になったり、電極の周縁に電極材料の突起を
生じたりすることがなくなる。また、マスク合わせの際
に半導体基板上にはマスク層■のポジ型フォトレジスト
が形成されているだけなので、下地のパターンが見づら
くなるようなこともない。
その層厚はマスク層■の層厚に比べ十分小さいため、マ
スク層の側壁には殆ど電極層材料が蒸着されず、また、
電極上部層（３２）を被着する場合には、マスク層■の
周縁がサイドエッチされて後退しているためマスク層の
側壁に電極材料が蒸着されることはない、従ってリフト
オフが不能になったり、電極の周縁に電極材料の突起を
生じたりすることがなくなる。また、マスク合わせの際
に半導体基板上にはマスク層■のポジ型フォトレジスト
が形成されているだけなので、下地のパターンが見づら
くなるようなこともない。
なお、上記実施例におけるマスク層のサイドエツチング
方法として、（ａ）酸素プラズマを用いる方法、（ｂ）
マスク層に二酸化珪！ｌ （ＳｘＯｚ ）を用い、マス
ク層のサイドエツチングに弗酸系緩衝、液を用いる方法
、なども同様に可能である。
方法として、（ａ）酸素プラズマを用いる方法、（ｂ）
マスク層に二酸化珪！ｌ （ＳｘＯｚ ）を用い、マス
ク層のサイドエツチングに弗酸系緩衝、液を用いる方法
、なども同様に可能である。
以上述べたように本発明の半導体素子の電極の形成方法
には、リフトオフが容易にでき、電極周縁に突起を生じ
にくく、しかもマスク合わせの下地が見易い、などの顕
著な利点がある。
には、リフトオフが容易にでき、電極周縁に突起を生じ
にくく、しかもマスク合わせの下地が見易い、などの顕
著な利点がある。
第１図ないし第５図は本発明に係る半導体素子の電極の
形成方法の一実施例を示す工程の断面図、第６図と第７
図は従来の工程を説明するための断面図である。
形成方法の一実施例を示す工程の断面図、第６図と第７
図は従来の工程を説明するための断面図である。
Claims (3)
- （１）半導体基板上の電極形成予定域に開口を有し電極
層よりも厚いマスク層を半導体基板上に形成し、次に電
極層の下部を成す電極下部層を被着したのち、前記マス
ク層にサイドエッチングを施し、さらに電極層の上部を
成す電極上部層を被着したのち、前記マスク材をこの上
に被着された電極層とともに除去することを特徴とする
半導体素子の電極の形成方法。 - （２）マスク層にポジ型フォトレジストを用い、かつ、
そのサイドエッチングに電極下部層をマスクとして選択
露光および現像を施すことを特徴とする特許請求の範囲
第１項記載の半導体素子の電極の形成方。 - （３）電極下部層をチタン層とその上に積層された白金
から成る二層で形成し、かつ上部層を金で形成すること
を特徴とする特許請求の範囲第１項記載の半導体素子の
電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197885A JPS61222223A (ja) | 1985-03-28 | 1985-03-28 | 半導体素子の電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197885A JPS61222223A (ja) | 1985-03-28 | 1985-03-28 | 半導体素子の電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222223A true JPS61222223A (ja) | 1986-10-02 |
Family
ID=13186774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197885A Pending JPS61222223A (ja) | 1985-03-28 | 1985-03-28 | 半導体素子の電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157323A (ja) * | 2002-11-06 | 2004-06-03 | Chi Mei Electronics Corp | 表示装置の配線形成方法 |
-
1985
- 1985-03-28 JP JP6197885A patent/JPS61222223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157323A (ja) * | 2002-11-06 | 2004-06-03 | Chi Mei Electronics Corp | 表示装置の配線形成方法 |
| JP4502575B2 (ja) * | 2002-11-06 | 2010-07-14 | 奇美電子股▲ふん▼有限公司 | 表示装置の配線形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4218532A (en) | Photolithographic technique for depositing thin films | |
| US4451554A (en) | Method of forming thin-film pattern | |
| JPS61222223A (ja) | 半導体素子の電極の形成方法 | |
| JPH04348030A (ja) | 傾斜エッチング法 | |
| JPS633453B2 (ja) | ||
| JPS59141222A (ja) | 半導体装置の製造方法 | |
| JPS61181132A (ja) | パタ−ン化層形成法 | |
| JP3071481B2 (ja) | ＧａＡｓデバイス及びＴ字型ゲート電極の作成方法 | |
| JPH0485829A (ja) | 半導体装置及びその製造方法 | |
| JPS6032203A (ja) | 透明薄膜のパタ−ニング方法 | |
| JPS63296344A (ja) | リフトオフ方法 | |
| JPS58100434A (ja) | リフトオフ用スペ−サ−の形成方法 | |
| KR930008128B1 (ko) | 습식 식각법을 이용한 경사식각방법 | |
| JPH03110835A (ja) | 半導体装置の製造方法 | |
| JP2000150419A (ja) | 金属膜の堆積方法、配線パターンの形成方法及び配線パターンの構造 | |
| JPS6019661B2 (ja) | 電極形成法 | |
| JPH07240421A (ja) | 半導体装置の配線形成方法 | |
| JPS59188915A (ja) | 半導体装置の製造法 | |
| JPS61198729A (ja) | 半導体装置の製造方法 | |
| JPS59103343A (ja) | 半導体装置の製造方法 | |
| JPH0458168B2 (ja) | ||
| JPH04129224A (ja) | 半導体装置の製造方法 | |
| JPS6028237A (ja) | 半導体装置の製造方法 | |
| JPS5834974A (ja) | 半導体装置の製造方法 | |
| JPH01144651A (ja) | 半導体装置の製造方法 |