JPS61221871A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるメモリ装置、特に、い
わゆるベクトルプロセッサにおける、演算対象のデータ
を保持するベクトルレジスタ等を構成するメモリ装置、
に対するアクセスを制御するための方式に関する。

ベクトルプロセッサは、特にベクトル演算を高速に処理
するように構成された処理装置として知られている。

ベクトル演算においては、一般に複数個のデータ要素か
らなるベクトルデータについて、２以上のベクトルデー
タ間に所定の演算を行うので、このようなベクトルデー
タを主記憶装置がら読み出して保持し、演算部に所要デ
ータ要素を供給するためのメモリ装置として、ベクトル
レジスタが設けられる。

又、ベクトルレジスタは演算結果を保持し、及び主記憶
装置へ格納するためのバッファの機能も有する。

ベクトルレジスタに対するアクセス速度は、演算部の稼
動効率等を左右することによって、ベクトルプロセッサ
の性能に直接影響するので、十分な高速化が必要である
。

〔従来の技術〕

第２図は、ベクトルプロセッサにおける、ベクトルユニ
ットの一構成例ブロック図である。

ベクトルユニット１は、ベクトルロード命令を実行する
ことにより、主記憶装置２からオペランドのベクトルデ
ータを、ベクトルレジスタ３に読み出し、ベクトルスト
ア命令により、ベクトルレジスタ３のデータを主記憶装
置２に書き込む。

演算部４は、ベクトル演算命令の実行をベクトルレジス
タ３上のデータについて処理し、結果の出力データをベ
クトルレジスタ３に格納する。

それらの命令の実行は、諸条件の下に可能な限り、でき
るだけ多くの命令を、並列に実行するように制御するこ
とにより、処理の高速化がはかられている。

ベクトルレジスタ３は、例えば８バイト／語の要素デー
タを、例えば１　、０２４語保持する容量を有するが、
所要の入出力データ速度を得るために、例えばこれを４
個のバンクに分割し、各バンクは、それぞれ独立に、且
つ並列に動作できるようにする。

そのようなバンク構成においては、例えば第３図に示す
バンク５−０〜５−３の同一アドレスには、１ベクトル
データ内の、例えば第０〜第３要素データを格納するよ
うにアドレス付けする、いわゆるインタリーブの手法が
とられ、複数のベクトルデータの同時アクセスを効率よ
く行うことができるようにする。

その場合に、各バンクのアクセスアドレスを指定するア
ドレスレジスタ６−０〜６−３は、図示のように直列に
接続して、いわゆるシフトレジスタを構成するようにし
、アドレス入力線７から入力したアドレスを、１アクセ
スサイクルごとに次段のアドレスレジスタにシフトする
ことにより、例えば第４図（ａ）にアクセス動作タイミ
ングを示すように、各バンクの並列動作を有効に利用す
ることができる。

なお、要素データ数が４個を越えるベクトルデータの場
合には、アドレスレジスタ６−３のアドレスを増分回路
８により＋１して、アドレスレジスタ６−０に帰還する
ようにすることにより、例えばアドレス“θ′から°１
′にかけて８要素のベクトルデータを構成するようにす
る。

第４図（ａｌで、各サイクルに表示されるＶＲＯ、ＶＲ
ｌ　、ＷＲ３等はベクトルレジスタ番号を示すと共に、
それによって指定される各ベクトルレジスタのアドレス
が、ベクトルレジスタ３のアドレス゛０゛、１゛、“３
゛等であることを示す。又、ＷＲは書き込み、Ｒは読み
出しアクセスを示す。

第４図（ａ）は、８要素のベクトルデータの処理の場合
を例として示し、例えば主記憶装置２からＶＲＯｌｌに
ベクトルデータをロード（書き込み）し、そのデータと
、既にベクトルレジスタ３上にある、ＷＲ２，３のベク
トルデータとを要素ごとに読み出して、各要素データの
加算をして、和をＷＲ４，５に書き込む場合を示してい
る。

〔発明が解決しようとする問題点〕

第４図（ａ）の場合には、各ベクトルデータの要素デー
タの書き込み及び読み出しが、連続して実行されている
。

しかし、例えば第４図（ｂ）に示すように、あるベクト
ルデータにアクセスするためのアドレスが第３バンクの
アドレスレジスタ６−３にシフトされた第４サイクルに
おいて、例えば書き込みデータが準備されていないため
に、アクセスを実行できない（図に破線で示す）とする
。

その場合にも、他のバンクのアクセスのために、以降の
サイクルでアドレスはシフトされなければならない。

そのために、実行されなかったアクセスについては、そ
のアドレスがアドレスレジスタ６−０〜６−２を通って
、再びアドレスレジスタ６−３に戻る第８サイクルまで
、アクセスの実行が遅延されるという問題がある。

〔問題点を解決するための手段〕

前記の問題点は、インタリーブされた複数のバンクより
なり、該各バンクは、互いに独立に動作するアクセス手
段を個別に有し、該アクセス手段は、該各バンクを順次
直列にアクセスできるように互いに接続されたメモリ装
置において、該各アクセス手段は、アクセスするアドレ
スを保持する、複数のアドレス保持手段を有し、該アド
レス保持手段の保持するアドレスの１を選択して、該当
バンクに対するアクセスを実行する本発明のメモリアク
セス制御方式によって解決される。

〔作用〕

即ち、例えばメモリ装置の各バンクは、個別のアドレス
レジスタを用いて、各アクセス手段が互いに独立にアク
セス動作可能なように構成し、このアクセス手段にアド
レスを供給する、アドレス保持手段として、従来のアド
レスレジスタの他に、アドレスレジスタの各々に対応し
て、アドレス退避レジスタを設ける。

アドレス退避レジスタは、それぞれ１又は複数個づつで
よいが、例えば１個づつのアドレス退避レジスタを設け
た場合には、各アドレスレジスタの出力は、次段のアド
レスレジスタと、それと対のアドレス退避レジスタとに
入力されるように接続する。

又、各アドレスレジスタは、従来のように前段のアドレ
スレジスタ出力を入力するか、又は対のアドレス退避レ
ジスタの出力を入力するかをセレクタにより選択可能に
する。

このようにして、前記例のようにアクセスを実行できな
い場合に、該当するバンクのアドレス退避レジスタに、
前段アドレスレジスタの出力を退避しておき、該アドレ
スのアクセスが可能になるサイクルにおいて、アドレス
退避レジスタの内容をアドレスレジスタにシフトして、
アクセスを実行する。

前記第４図（ｂｌに相当する場合における、アドレス退
避レジスタの効果を、第４図（Ｃ）に示す。

第４サイクルでは、前記のように第３バンクのアクセス
が実行できなかったとすると、第４サイクルでは第２バ
ンクのアドレスレジスタのアドレスを第３バンクのアド
レス退避レジスタに退避する。

次の第５サイクルで書き込みデータが間に合うと、第５
サイクルでアドレス退避レジスタの内容をアドレスレジ
スタにシフトしてアクセスを実行することにより、１サ
イクルのみの遅れでアクセスが完了する。

更に、このような構成にすることにより、従来は一旦起
動されると、アクセス動作がすべて完了するまで、その
アドレスによって何れかのアドレスレジスタが占有され
たのが、アクセス不能の状態では、アドレス退避レジス
タに退避され、他のアドレスによるアドレスレジスタの
使用が可能になるので、従来よりも多くのアクセス要求
を同時に起動することによって、ベクトルレジスタ等の
アクセス実行密度を高め、従ってベクトルレジスタ等の
メモリ装置のアクセス効率を高めることができる。

〔実施例〕 第１図は本発明の一実施例構成を示すブロック図である
。図において、第３図と同一の構成部分は同じ符号を付
して示す。

本発明により、各アドレスレジスタ６−０〜６−３に対
応して、アドレス退避レジスタ１０−θ〜１０−３が設
けられる。

アドレスレジスタ６−０の出力は、セレクタ１１−１を
経て、次段のアドレスレジスタ６−１に入力し、又アド
レス退避レジスタ１０−１にも入力する。

セレクタ１１−１の他方の入力には、アドレス退避レジ
スタの出力が接続され、アドレスレジスタ６−１は前段
のアドレスレジスタ６−０か又はアドレス退避レジスタ
１０−１の出力をセレクタ１１−１により選択して入力
できる。

同様の接続が、アドレスレジスタ６−１、アドレスレジ
スタ６−２及びアドレス退避レジスタ１０−２の間、ア
ドレスレジスタ６−２、アドレスレジスタ６−３及びア
ドレス退避レジスタ１０−３の間、及びアドレスレジス
タ６−３の増分回路８を通った出力と、アドレスレジス
タ６−０及びアドレス退避レジスタ１０−〇の間にも構
成される。

通常の状態では、各アドレスレジスタ６−０〜６−３は
、前段のアドレスレジスタの出力を入力するように、セ
レクタ１１−〇〜１１−３を切り換えることにより、従
来と同様に各サイクルごとに、アドレスを次段へ転送し
て、アクセス動作を実行する。

図示しない制御部は、アドレスのシフトにおいて、次に
書き込みアクセスを行うバンクの、書き込みデータが準
備されているかを検査し、もしデータが到着していない
場合には、アドレスをアドレス退避レジスタ１０−〇〜
１０−３の該当レジスタに入力するように制御する。

例えば、バンク５−３に書き込みアクセスを行うサイク
ルに、書き込むべきデータが、未だ主記憶装置２から到
着していないことを検出すると、アドレスレジスタ６−
２のアドレスをアドレス退避レジスタ１０−３に入力し
、このアドレスはその後新たな入力がされるまで、その
アドレス退避レジスタ１０−３に保持される。

その後、制御部で、バンク５−３への書き込みデータが
準備された状態を検出すると、次のサイクルのアドレス
シフトにおいて、以下の制御が行われる。

アドレスレジスタ６−２に有効なアクセスアドレスが無
い場合には、無条件にアドレス退避レジスタ１０−３に
保持したアドレスが、セレクタ１１−３を介して、アド
レスレジスタ６−３に入力される。

アドレスレジスタ６−２に有効なアクセスアドレスが有
る場合には、そのアドレスによるアクセスと、アドレス
退避レジスタ１０−３にあるアドレスによるアクセスと
の優先度が比較される。

この優先度比較は、図示しない優先制御回路により、そ
れらのアクセスの要求元のオペレーションの種類等を参
照して行われるものとする。

その結果、アドレス退避レジスタ１０−３のアドレスの
優先度が高いと判定された場合には、前記と同様にアド
レス退避レジスタ１０−３からアドレスレジスタ６−３
ヘアドレスが入力され、同時にアドレスレジスタ６−２
のアドレスは、アドレス退避レジスタ１０−３に退避さ
れる。

アドレスレジスタ６−２のアドレスの優先度の方が高い
場合には、該アドレスが、セレクタ１１−３を介してア
ドレスレジスタ６−３に入力され、アドレス退避レジス
タ１０−３の内容は、変更無く保持される。この場合に
は、以後のサイクルで、前記と同様の優先度比較が行わ
れる。

第５図は、他の一実施例構成のブロック図である０図に
おいて、第１図と同じ部分は同一符号を付して示す。

第５図の構成は、第１図と同様のアドレス退避レジスタ
１０−θ〜１０−３の他に、アドレス退避レジスタ２０
−０〜２０−３が追加され、各バンクごと２個までのア
ドレス退避を可能にしである。

それに伴い、前例のセレクタ１１−Ｏ〜１１−３に代わ
って、各３組の入力を持つセレクタ２１−Ｏ〜２１−３
が置かれ、それぞれ前段のアドレスレジスタと２組のア
ドレス退避レジスタの中からルジスタを選択して、アド
レスレジスタ６−０〜６−３の入力とすることができる
。

この選択は、図示しない優先制御回路による、前記の例
に準じた制御によって行われ、３レジスタに保持するア
ドレスのアクセス優先度を比較して、最も高い優先度の
アドレスが選択されるものとする。

このように、アドレス退避レジスタを増設して、退避可
能なアドレスの個数を増加することにより、ベクトルレ
ジスタに対するアクセス密度を、更に高める可能性が生
じる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、ベクト
ルレジスタ等のメモリ装置に対するアクセスの遅延が短
縮され、又アクセス効率を高めるので、ベクトルプロセ
、ツサ等の情報処理装置の性能を向上するという著しい
工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図はベ
クトルユニットの一構成例ブロック図、第３図は従来の
ベクトルレジスタの一構成例ブロック図・ 第４図はアクセスタイミングの説明図、第５図は本発明
の他の一実施例構成ブロック図である。 図において、 １はベクトルユニット、２は主記憶装置、３はベクトル
レジスタ、４は演算部、 ５−０〜５−３はバンク、　　８は増分回路、６−０〜
６−３はアドレスレジスタ、 １０−０〜１０−３．２０−０〜２０−３はアドレス退
避レジスタ１１−Ｏ〜１１−３．２１−Ｏ〜２１−３は
セレクタ書込みテ°−タ 箒　　１　　図 第　２　【 茅　　３　閉 −Ｍ閾 （６Ｌ） （Ｊ） ・Ｑ・ｌ・２３４．！；、１．．．７．Ｂ、’？、ｆＯ
茅　ん　の

Claims (1)

【特許請求の範囲】
1. インタリーブされた複数のバンクよりなり、該各バンク
   は、互いに独立に動作するアクセス手段を個別に有し、
   該アクセス手段は、該各バンクを順次直列にアクセスで
   きるように互いに接続されたメモリ装置において、該各
   アクセス手段は、アクセスするアドレスを保持する、複
   数のアドレス保持手段を有し、該アドレス保持手段の保
   持するアドレスの１を選択して、該当バンクに対するア
   クセスを実行することを特徴とするメモリアクセス制御
   方式。