JPS61220001A - シ−ケンス制御・直接デイジタル制御混在型プロセスコントロ−ル方法 - Google Patents
シ−ケンス制御・直接デイジタル制御混在型プロセスコントロ−ル方法Info
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- JPS61220001A JPS61220001A JP6026085A JP6026085A JPS61220001A JP S61220001 A JPS61220001 A JP S61220001A JP 6026085 A JP6026085 A JP 6026085A JP 6026085 A JP6026085 A JP 6026085A JP S61220001 A JPS61220001 A JP S61220001A
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- JP
- Japan
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- control
- sequence
- ddc
- processing
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プラントをプログラマブルプロセスコント
ローラでシーケンス制御と直接テイジタル制御（以下、
ＤＤＣ制御と称する。）を混在させて制御するシーケン
ス制御・直接ディジタル制御混在型プロセスコントロー
ル方法に関するものである。
ローラでシーケンス制御と直接テイジタル制御（以下、
ＤＤＣ制御と称する。）を混在させて制御するシーケン
ス制御・直接ディジタル制御混在型プロセスコントロー
ル方法に関するものである。
第８図は、従来のこの稲のプロセスコントロール方法に
おいて、シーケンス制御とＤＤＣ制御を混在させた場合
に実施されたフローチャートの例である。図において、
３３はシステムクロック割込、３４は各ループごＡのサ
ンプリングタイムチェック処理、３５はＤＤＣループ処
理、３６は割込復帰を示す。
おいて、シーケンス制御とＤＤＣ制御を混在させた場合
に実施されたフローチャートの例である。図において、
３３はシステムクロック割込、３４は各ループごＡのサ
ンプリングタイムチェック処理、３５はＤＤＣループ処
理、３６は割込復帰を示す。
次に動作について説明する。システムクロック割込３３
で、ループごとに持っているサンプリングタイムをチェ
ックし、タイムアツプしていなければ、そのＤＤＣＡ／
−プの処理３５はスヤツプし。
で、ループごとに持っているサンプリングタイムをチェ
ックし、タイムアツプしていなければ、そのＤＤＣＡ／
−プの処理３５はスヤツプし。
タイムアツプして応ればＤＤＣループの処理３５を実行
する。更に、次々と各ループをチェックし。
する。更に、次々と各ループをチェックし。
全ループチェック後１割込復帰３６をする。
従来のこのようなシーケンス制御・直接ディジタル制御
混在型プロセスコントロール方法では。
混在型プロセスコントロール方法では。
システムクロック割込３３が発生するたびに全ループチ
ェックし、タイムアツプしているループからＤＤＣ処理
を実行するので、ＤＤＣ処理にかかる時間が定まらず、
その結果、シーケンス処理の周期が乱される等の問題が
あった。
ェックし、タイムアツプしているループからＤＤＣ処理
を実行するので、ＤＤＣ処理にかかる時間が定まらず、
その結果、シーケンス処理の周期が乱される等の問題が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、シーケンス制御の周期の均一性を確保しつ
つＤＤＣ制御を行なう方式と、シーケンス制御の周期は
無視して高速でＤＤＣ制御を行う方式を外部より選択で
きるシーケンス制御・直接ディジタル制御混在型プロセ
スコントロール方法を得ることを目的とする。
れたもので、シーケンス制御の周期の均一性を確保しつ
つＤＤＣ制御を行なう方式と、シーケンス制御の周期は
無視して高速でＤＤＣ制御を行う方式を外部より選択で
きるシーケンス制御・直接ディジタル制御混在型プロセ
スコントロール方法を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るシーケンス制御・直接ディジタル制御混
在型７’ロセスコントロール方法は、シーケンス制御を
ベースに実行させ、システムタイマ割込によってサンプ
リングタイムのチェックを行ない、タイムアツプしてい
るＤＤＣループを１つだけ実行するようにしたシーケン
ス主体型の制御を追加するとともに、従来と同様にＤＤ
Ｃ処理の高速性を重視したＤＤＣ主体型の制御を外部入
力によって切換えるようにしたものである。
在型７’ロセスコントロール方法は、シーケンス制御を
ベースに実行させ、システムタイマ割込によってサンプ
リングタイムのチェックを行ない、タイムアツプしてい
るＤＤＣループを１つだけ実行するようにしたシーケン
ス主体型の制御を追加するとともに、従来と同様にＤＤ
Ｃ処理の高速性を重視したＤＤＣ主体型の制御を外部入
力によって切換えるようにしたものである。
この発明におけるシーケンス制御をベースにＤＤＣ処理
を１つだけ実行させる制御は、プロセスコントローラが
全処理をする時間の内、ＤＤＣ処理にかかる時間が少な
くかつ安定することにより。
を１つだけ実行させる制御は、プロセスコントローラが
全処理をする時間の内、ＤＤＣ処理にかかる時間が少な
くかつ安定することにより。
シーケンス処理の周期が均一に確保される。
以下、この発明の一実施例を図について説明する。第３
図はこの発明のプロセスコントロール方法を実施するプ
ロセスコントロール装置の一例を示したもので、１は中
央処理装置（以下、ｃｒｔ、＋という。）、２はメそす
・、３はパス変換部、４はパスバッファ、５はタイマ、
６はディジタル入力部、７はディジタル出力部、８はア
ナログ入力部、９はアナログ出力部、１０はインターフ
ェースパス、１１は工ろパスである。
図はこの発明のプロセスコントロール方法を実施するプ
ロセスコントロール装置の一例を示したもので、１は中
央処理装置（以下、ｃｒｔ、＋という。）、２はメそす
・、３はパス変換部、４はパスバッファ、５はタイマ、
６はディジタル入力部、７はディジタル出力部、８はア
ナログ入力部、９はアナログ出力部、１０はインターフ
ェースパス、１１は工ろパスである。
この装置は、メモリ２に格納された制御用プログラムに
よって、ディジタル入力部６．ディジタル出力部７．ア
ナログ入力部８．アナログ出力部９を通してプロセスを
制御するようになっている。
よって、ディジタル入力部６．ディジタル出力部７．ア
ナログ入力部８．アナログ出力部９を通してプロセスを
制御するようになっている。
この発明のプロセスコントロール方法は、メモリ２に格
納されているシーケンス制御用プログラムとＤＤＣ制御
用プログラムを最適に運用させるものである。
納されているシーケンス制御用プログラムとＤＤＣ制御
用プログラムを最適に運用させるものである。
第４図はこの発明を実現するためのＤＤＣスケジューラ
の割込処理図を示したもので、図において、１２はシス
テムタイマ割込、１３はＤＤＣスケジューラ処理の起動
、１４は割込処理からの復帰を示す。
の割込処理図を示したもので、図において、１２はシス
テムタイマ割込、１３はＤＤＣスケジューラ処理の起動
、１４は割込処理からの復帰を示す。
第５図は、各ＤＤＣ／Ｉ／−ブの起動用のタイムカウン
タ値を格納するタイムテーブル図で１図において１５は
各ＤＤＣループのタイマカウント値でめる０ 第１図はＤＤＣスケジューラのフローチャート図を示し
たもので、図において、１６はＤＤＣスケジューラ処理
の入口（先頭）、１Ｔはタイムテーブルの内容を３２）
ｖ−プ分、１つずつ減算する処理、１８はポインタの指
すタイムテーブルの内容を読む（チェックする）処理、
１９は処理１８の結果がＯより小さいか否かをチェック
する処理。
タ値を格納するタイムテーブル図で１図において１５は
各ＤＤＣループのタイマカウント値でめる０ 第１図はＤＤＣスケジューラのフローチャート図を示し
たもので、図において、１６はＤＤＣスケジューラ処理
の入口（先頭）、１Ｔはタイムテーブルの内容を３２）
ｖ−プ分、１つずつ減算する処理、１８はポインタの指
すタイムテーブルの内容を読む（チェックする）処理、
１９は処理１８の結果がＯより小さいか否かをチェック
する処理。
２１は処理１８．１９を最終ループ番号までチェックし
終ったか否かのチェック処理、２０はポインタの示すＤ
ＤＣループの先頭へ分岐させる処理、２２はポインタを
Ｏクリアする処理、２３はサブルーチンから復帰する処
理、２４はＤＤＣベース処理の入口である。
終ったか否かのチェック処理、２０はポインタの示すＤ
ＤＣループの先頭へ分岐させる処理、２２はポインタを
Ｏクリアする処理、２３はサブルーチンから復帰する処
理、２４はＤＤＣベース処理の入口である。
第２図はＤＤＣスケジューラのフローチャート図を示し
たもので１図において、２５は各ＤＤＣループ処理の入
口、２６は各ＤＤＣ処理、２７はシーケンス主体の処理
か、ＤＤＣ主体の処理かの判断処理、２８はサブルーチ
ンからの復帰処理。
たもので１図において、２５は各ＤＤＣループ処理の入
口、２６は各ＤＤＣ処理、２７はシーケンス主体の処理
か、ＤＤＣ主体の処理かの判断処理、２８はサブルーチ
ンからの復帰処理。
２９は次のタイムアツプループを検索するためにＤＤＣ
ベース処理２４へ分岐する処理である。
ベース処理２４へ分岐する処理である。
第６図は、ＤＤＣ主体型の制御の場合のＤＤＣループが
実行される状態を時系列的に表現した時系列図で１図に
おいて３０はＤＤＣループ処理実行部分、３１はｙ−プ
番号、３２はシーケンス処理実行部分を示す。
実行される状態を時系列的に表現した時系列図で１図に
おいて３０はＤＤＣループ処理実行部分、３１はｙ−プ
番号、３２はシーケンス処理実行部分を示す。
第７図はシーケンス主体型の制御の場合においてＤＤＣ
Ｎ−プが実行される状態を時系列的に表現した時系列図
で１図において、３０，３１．３２は第６図と同じであ
る。
Ｎ−プが実行される状態を時系列的に表現した時系列図
で１図において、３０，３１．３２は第６図と同じであ
る。
この発明の方法を実施したプロセスコントロール装置に
おいては、ＤＤＣ制御ループは３１ループまで登録可能
とし、常時システムタイマ割込が一定周期で入ることを
条件とした。
おいては、ＤＤＣ制御ループは３１ループまで登録可能
とし、常時システムタイマ割込が一定周期で入ることを
条件とした。
まず、シーケンス主体型の制御について説明する０シ一
クンス処理実行中に、システムタイマ割込１２が入シ、
ＤＤＣスケジューラ処理がコールされ、ＤＤＣスケジュ
ーラ処理１６に移る。一方。
クンス処理実行中に、システムタイマ割込１２が入シ、
ＤＤＣスケジューラ処理がコールされ、ＤＤＣスケジュ
ーラ処理１６に移る。一方。
タイムテーブルにはループごとのサンプリングタイマカ
ウント値がセットされており、サンプリングタイムはシ
ステムタイマ値×タイマカウント値で表わされる。他方
ＤＤＣスケジューラ処理では、タイムテーブルのタイマ
カウント値１５の内容を１つずつ減算し、処理１８．１
９で減算後の内容をチェックし、タイマカウント値≦Ｏ
が真となれば、現ポインタの指すループ番号のＤＤＣ処
理へ分岐する。また処理１８．１９で減算後、上記の判
断が否となれば、処理１８．１９を最終ループ番号３１
までチェックを繰り返し、全ループ分チェック後、ポイ
ンタを０クリアし、処理２３で割込処理へ戻り、更にシ
ーケンス処理へ復帰する。
ウント値がセットされており、サンプリングタイムはシ
ステムタイマ値×タイマカウント値で表わされる。他方
ＤＤＣスケジューラ処理では、タイムテーブルのタイマ
カウント値１５の内容を１つずつ減算し、処理１８．１
９で減算後の内容をチェックし、タイマカウント値≦Ｏ
が真となれば、現ポインタの指すループ番号のＤＤＣ処
理へ分岐する。また処理１８．１９で減算後、上記の判
断が否となれば、処理１８．１９を最終ループ番号３１
までチェックを繰り返し、全ループ分チェック後、ポイ
ンタを０クリアし、処理２３で割込処理へ戻り、更にシ
ーケンス処理へ復帰する。
一方処理２０を経て、ターゲラ）ＤＤＣ／Ｉ／−プの先
頭２５へ進んだ場合、ＤＤＣ処理２６を終え。
頭２５へ進んだ場合、ＤＤＣ処理２６を終え。
処理２８を通して１割込処理にリターンし、更にシーケ
ンス処理へ戻る。このため、シーケンス処理の周期はほ
とんど乱されることなく確保されることになる。第７図
はサンプリングタイムが全て等しい場合の時系列図で、
３０はＤＤＣループ処理の実行部分を示し％３２Ｆｉシ
ークンス処理の実行部分を示す。
ンス処理へ戻る。このため、シーケンス処理の周期はほ
とんど乱されることなく確保されることになる。第７図
はサンプリングタイムが全て等しい場合の時系列図で、
３０はＤＤＣループ処理の実行部分を示し％３２Ｆｉシ
ークンス処理の実行部分を示す。
次にＤＤＣ主体型の制御について説明する。システムタ
イマ割込が人り、ＤＤＣループ処理の入口２５まではシ
ーケンス主体型の制御と同じであるが、その後シーケン
ス処理に復帰しないで処理２９によってＤＤＣベース処
理２４へ分岐する。
イマ割込が人り、ＤＤＣループ処理の入口２５まではシ
ーケンス主体型の制御と同じであるが、その後シーケン
ス処理に復帰しないで処理２９によってＤＤＣベース処
理２４へ分岐する。
ＤＤＣベース処理２４は、ＤＤＣスケジューラ処理１６
と後半部分は同じで、タイムアツプしている全てのＤＤ
Ｃループ処理を実行した後、処理２２．２３を経て割込
処理に戻シ、更にシーケンス処理に復帰する。ＤＤＣ主
体型の処理では一度に多くのＤＤＣループを連続に実行
し、ＤＤＣ処理の高速性が要求されるプロセスには有効
である半面、シーケンス処理の周期が乱れる欠点があｐ
。
と後半部分は同じで、タイムアツプしている全てのＤＤ
Ｃループ処理を実行した後、処理２２．２３を経て割込
処理に戻シ、更にシーケンス処理に復帰する。ＤＤＣ主
体型の処理では一度に多くのＤＤＣループを連続に実行
し、ＤＤＣ処理の高速性が要求されるプロセスには有効
である半面、シーケンス処理の周期が乱れる欠点があｐ
。
結果的には従来型と同じものと言える。第６図にＤＤＣ
主体型処理の時系列図を示す。３０はＤＤＣループ処理
の実行部分を示し、３２はシーケンス処理の実行部分を
示す。
主体型処理の時系列図を示す。３０はＤＤＣループ処理
の実行部分を示し、３２はシーケンス処理の実行部分を
示す。
本方式では従来型の機能に加え、シーケンス主体型の制
御を備え、第２図の処理２７の判断を第３図ディジタｙ
入力部６によって与えることによシ、外部から切り換え
が可能となっている。
御を備え、第２図の処理２７の判断を第３図ディジタｙ
入力部６によって与えることによシ、外部から切り換え
が可能となっている。
本方式のプログラムは、問題向言語、ＰＯＬで作成して
いるが、マイクロプログラムに置きかえ、ＰＯＬの一部
としても同様の結果が得られる。
いるが、マイクロプログラムに置きかえ、ＰＯＬの一部
としても同様の結果が得られる。
以上のようにこの発明によれば、シーケンス制御の間に
、タイマ割込によってＤＤＣループを１つずつ実行させ
るシーケンス主体型の制御のほかに、更に外部入力によ
シ従来型と同様のＤＤＣ主体型の制御も選択できるよう
にしたので、シーケンス処理の周期の均一性を確保しつ
つＤＤＣ制御を行なうことができると共に、ＤＤＣ制御
の高速性を要求する場合には、ＤＤＣ主体型の制御にも
容易に切換えられる等の効果がある。
、タイマ割込によってＤＤＣループを１つずつ実行させ
るシーケンス主体型の制御のほかに、更に外部入力によ
シ従来型と同様のＤＤＣ主体型の制御も選択できるよう
にしたので、シーケンス処理の周期の均一性を確保しつ
つＤＤＣ制御を行なうことができると共に、ＤＤＣ制御
の高速性を要求する場合には、ＤＤＣ主体型の制御にも
容易に切換えられる等の効果がある。
第１図及び第２図はこの発明のプロセスコントロール方
法を実施するＤＤＣスケジューラのスケ−ジュール内容
の一例を示すフローチャート図、第３図はこの発明のプ
ロセスコントロール方法全実施するプロセスコントロー
ル装置の一例を示すブロック図、第４図はこの発明を実
現するためのＤＤＣスケジューラの割込処理の説明図、
第５図はこの実施例で用いているサンプリングタイマ値
を格納したタイムテーブルの説明図、第６図はこの発明
のＤＤＣ主体型処理の場合の一例の時系列図、第７図は
この発明のシーケンス主体型処理の一例の時系列図、第
８図は従来の方法の７０−チャート図である。 図において、１はＣＰＵ％ ２はメモリ、３＃−ｊバス
変換部、４はバスバッファ、５はタイマ、６はディジタ
ル入力部％７はディジタル出力部、８はアナログ入力部
、９はアナログ出力部、１０はインターフェースバス、
１１ ｔｊ： Ｉロハス、１２はシステムタイマ割込
、１３はＤＤＣスケジューラ処理の起動、１４は割込処
理からの復帰、１５は各ＤＤＣ／Ｉ／−プのタイマカウ
ント値、１６はＤＤＣスケジューラ処理の入口（先端）
、１７はタイムテーブルの内容を１つずつ減算する処理
、１８はポインタの指すタイムテーブルの内容をチェッ
クする処理、１９は処理１８の結果がＯより小さいか否
かをチェックする処理、２０はポインタの示すＤＤＣ＃
−プの先頭へ分割さぜる処理、２１は処理１８．１９を
最終ループ番号までチェックし終ったか否かのチェック
処理、２２はポインタを０クリアする処理、２３はサブ
ルーチンかう復帰する処理、２４ＦｉＤＤＣベース処理
の入口、２５は各ＤＤＣループ処理の入口、２６は各Ｄ
ＤＣ処理、２７はシーケンス主体の処理か或はＤＤＣ主
体の処理かの判断処理、２８は丈ブルーチンからの復帰
処理、２９は次のタイムアツプループを検索するために
ＤＤＣベース処理へ分岐する処理、３０はＤＤＣループ
実行状態部分、３２Ｆｉ／−ケンス処理実行状態部分。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭 ″（
外２名）′ １ｍ １ 図 ＪＵＭＰ 第４図 第５図
法を実施するＤＤＣスケジューラのスケ−ジュール内容
の一例を示すフローチャート図、第３図はこの発明のプ
ロセスコントロール方法全実施するプロセスコントロー
ル装置の一例を示すブロック図、第４図はこの発明を実
現するためのＤＤＣスケジューラの割込処理の説明図、
第５図はこの実施例で用いているサンプリングタイマ値
を格納したタイムテーブルの説明図、第６図はこの発明
のＤＤＣ主体型処理の場合の一例の時系列図、第７図は
この発明のシーケンス主体型処理の一例の時系列図、第
８図は従来の方法の７０−チャート図である。 図において、１はＣＰＵ％ ２はメモリ、３＃−ｊバス
変換部、４はバスバッファ、５はタイマ、６はディジタ
ル入力部％７はディジタル出力部、８はアナログ入力部
、９はアナログ出力部、１０はインターフェースバス、
１１ ｔｊ： Ｉロハス、１２はシステムタイマ割込
、１３はＤＤＣスケジューラ処理の起動、１４は割込処
理からの復帰、１５は各ＤＤＣ／Ｉ／−プのタイマカウ
ント値、１６はＤＤＣスケジューラ処理の入口（先端）
、１７はタイムテーブルの内容を１つずつ減算する処理
、１８はポインタの指すタイムテーブルの内容をチェッ
クする処理、１９は処理１８の結果がＯより小さいか否
かをチェックする処理、２０はポインタの示すＤＤＣ＃
−プの先頭へ分割さぜる処理、２１は処理１８．１９を
最終ループ番号までチェックし終ったか否かのチェック
処理、２２はポインタを０クリアする処理、２３はサブ
ルーチンかう復帰する処理、２４ＦｉＤＤＣベース処理
の入口、２５は各ＤＤＣループ処理の入口、２６は各Ｄ
ＤＣ処理、２７はシーケンス主体の処理か或はＤＤＣ主
体の処理かの判断処理、２８は丈ブルーチンからの復帰
処理、２９は次のタイムアツプループを検索するために
ＤＤＣベース処理へ分岐する処理、３０はＤＤＣループ
実行状態部分、３２Ｆｉ／−ケンス処理実行状態部分。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭 ″（
外２名）′ １ｍ １ 図 ＪＵＭＰ 第４図 第５図
Claims (1)
- プラントをプログラマブルプロセスコントローラでシー
ケンス制御と直接ディジタル制御とを混在させて制御す
るシーケンス制御・直接ディジタル制御混在型プロセス
コントロール方法において、上記シーケンス制御をベー
スに制御を行い、システムタイマの割込によつてサンプ
リングタイムのチェックを行ない、タイムアップしてい
る直接ディジタル制御ループを１つだけ実行するシーケ
ンス制御周期が均一のシーケンス主体型の制御と、シー
ケンス制御の周期は無視して高速で直接ディジタル制御
を行う直接ディジタル制御主体型の制御とを、プロセス
側の要求に従つて切換え可能としたことを特徴とするシ
ーケンス制御・直接ディジタル制御混在型プロセスコン
トロール方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6026085A JPS61220001A (ja) | 1985-03-25 | 1985-03-25 | シ−ケンス制御・直接デイジタル制御混在型プロセスコントロ−ル方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6026085A JPS61220001A (ja) | 1985-03-25 | 1985-03-25 | シ−ケンス制御・直接デイジタル制御混在型プロセスコントロ−ル方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220001A true JPS61220001A (ja) | 1986-09-30 |
Family
ID=13137011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6026085A Pending JPS61220001A (ja) | 1985-03-25 | 1985-03-25 | シ−ケンス制御・直接デイジタル制御混在型プロセスコントロ−ル方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220001A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144706A (ja) * | 1989-10-31 | 1991-06-20 | Hitachi Ltd | プログラマブルコントローラ |
| WO1992009940A1 (en) * | 1990-11-22 | 1992-06-11 | Fanuc Ltd | Method for executing program for cnc equipment |
-
1985
- 1985-03-25 JP JP6026085A patent/JPS61220001A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144706A (ja) * | 1989-10-31 | 1991-06-20 | Hitachi Ltd | プログラマブルコントローラ |
| WO1992009940A1 (en) * | 1990-11-22 | 1992-06-11 | Fanuc Ltd | Method for executing program for cnc equipment |
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