JPS61216541A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS61216541A JPS61216541A JP60055850A JP5585085A JPS61216541A JP S61216541 A JPS61216541 A JP S61216541A JP 60055850 A JP60055850 A JP 60055850A JP 5585085 A JP5585085 A JP 5585085A JP S61216541 A JPS61216541 A JP S61216541A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- receiving
- circuit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数の装置間で同一のクロックを用いて信号
の送受を行う装置に係り、特に伝送系のエラー等により
受信側に障害が発生した時でも安定に動作するための受
信回路の構成に関する。
の送受を行う装置に係り、特に伝送系のエラー等により
受信側に障害が発生した時でも安定に動作するための受
信回路の構成に関する。
従来、デー慶伝送装置はＩＩＥ３図に示したように構成
している。即ち、第３図において、ｌｏｔ。
している。即ち、第３図において、ｌｏｔ。
１０２は伝送線路、１１４はクロック抽出、データの誤
り検出、符号化、復号化等を行う送受信制御装置、１２
２は装置の基本部の１部、１０３は送信データ、１０４
は送信クロック、１０５は受信データ、１０６は受信ク
ロック、１１５はデータの並／直列変換回路、１１６は
データの直／並列変換回路、１１７は２相りロック生成
回路、１１８ 、１１９は組合せ論理回路、１２０はレ
ジスタ群、１２１は出力を保持するｔ−めのラッチ回路
、 １０７ 、１０８は１２０にラッチするデータ入
力、 １１１ 、１１２ 。
り検出、符号化、復号化等を行う送受信制御装置、１２
２は装置の基本部の１部、１０３は送信データ、１０４
は送信クロック、１０５は受信データ、１０６は受信ク
ロック、１１５はデータの並／直列変換回路、１１６は
データの直／並列変換回路、１１７は２相りロック生成
回路、１１８ 、１１９は組合せ論理回路、１２０はレ
ジスタ群、１２１は出力を保持するｔ−めのラッチ回路
、 １０７ 、１０８は１２０にラッチするデータ入
力、 １１１ 、１１２ 。
１１３はラッチの出力、 １０９ 、１１０は並列デ
ータ入力である。
ータ入力である。
次に、この従来例の動作を説明する。伝送線路１０１か
らの受信信号は送受信制御装置ｔｔ４Ｃより復号化され
、−また受信クロック１０６が抽出。
らの受信信号は送受信制御装置ｔｔ４Ｃより復号化され
、−また受信クロック１０６が抽出。
される、受信データ１０５は直／並列変換回路１１６に
より並列デ―夕に変換され、′組合せ論理回路１１９
、９ツチ回路１２１ψ通過して他の装置へ出力１１１さ
□れ′る。一方、 １０９ 、１１０から入力されたデ
ータは組合せ論理回路１１８を通過し並／直列変換回路
１１５により直列≠−タに変換され。
より並列デ―夕に変換され、′組合せ論理回路１１９
、９ツチ回路１２１ψ通過して他の装置へ出力１１１さ
□れ′る。一方、 １０９ 、１１０から入力されたデ
ータは組合せ論理回路１１８を通過し並／直列変換回路
１１５により直列≠−タに変換され。
送信データ１０３として送受信制御装置１１４へ出力さ
れる。この時、受信クロック１０６から２相りロック生
成回路１１７により２相のクロ゛ツクが生成されラッチ
のタイミングを決定する。基本部１２２におけるエラー
の、表示等状態の表示やデータ処理の制御はレジスタ１
２０のリード、ライトにより行う。
れる。この時、受信クロック１０６から２相りロック生
成回路１１７により２相のクロ゛ツクが生成されラッチ
のタイミングを決定する。基本部１２２におけるエラー
の、表示等状態の表示やデータ処理の制御はレジスタ１
２０のリード、ライトにより行う。
このような構成にすると、受信クロック１０６が途絶え
たり、雑音等により異常になった場合には、基本部１２
２は正常な動作ができなくなってしまうという欠点があ
った。受信クロック１０６が途絶えたり雑音等により異
常になることは。
たり、雑音等により異常になった場合には、基本部１２
２は正常な動作ができなくなってしまうという欠点があ
った。受信クロック１０６が途絶えたり雑音等により異
常になることは。
伝送線路の障害あるいはデータのエラーにより起こり得
ることであり、このような障害発生の場合でも基本部１
２２においては、異常状態の表示、゛障害処理等正常な
動作を行わなければならない。
ることであり、このような障害発生の場合でも基本部１
２２においては、異常状態の表示、゛障害処理等正常な
動作を行わなければならない。
“と“のような問題を解決するために、特開昭５７−１
６０２４４号公報で開示されて℃Ｊる方法がある。
６０２４４号公報で開示されて℃Ｊる方法がある。
これは、送受信制御装置としてフェーズ・ロックド・ル
ープ装置を用いており、このフェーズ・ロックドでルー
プ装置によって導出されたクロック信号を信１号エネル
ギ中断が検出されたとき。
ープ装置を用いており、このフェーズ・ロックドでルー
プ装置によって導出されたクロック信号を信１号エネル
ギ中断が検出されたとき。
ｉの周波数及び／又は相押に続持するようにした凍結装
置を用い、、ている。こ、の凍結、装置に千り。
置を用い、、ている。こ、の凍結、装置に千り。
受信データに異常があった場４合にも上記フェーズ・ロ
ックド・ループ装置からは正常なりロックを出力するこ
とになるが、７エーズ・ロックド・ループ装置に故障が
生じた場合には基本部は正常なりロックを受信できない
という欠点があった。
ックド・ループ装置からは正常なりロックを出力するこ
とになるが、７エーズ・ロックド・ループ装置に故障が
生じた場合には基本部は正常なりロックを受信できない
という欠点があった。
本発明の目的は、上記従来例の欠点を除去するために、
送受信制御−置と基本部との間にクロック切替回路を設
け、受信系に障害がありた場合にも正常な動作が出来る
データ伝、送装置ケ提供することにある。
。
送受信制御−置と基本部との間にクロック切替回路を設
け、受信系に障害がありた場合にも正常な動作が出来る
データ伝、送装置ケ提供することにある。
。
本発明は上記の目的を達成、するために、受！側にクロ
ック切換機能を、設け、受信系に＠害カドあった場合で
も、別に用意した５クロツ２に切換えることにより、基
本部において正、声な動作が出来ることを特徴と、する
ものである。
ック切換機能を、設け、受信系に＠害カドあった場合で
も、別に用意した５クロツ２に切換えることにより、基
本部において正、声な動作が出来ることを特徴と、する
ものである。
以下１本発明の一実施例を第１図９．第２−により説明
する。第１図は、従来例の第３図に対。
する。第１図は、従来例の第３図に対。
応し第３図と同一符号のものは囮−のものを示しており
、 ２０１は受信系にエラーが発生したかどうかを示
す信号、２０２は別忙用Ｊしたクロック信号、２０３は
別に用意したクロック発生器。
、 ２０１は受信系にエラーが発生したかどうかを示
す信号、２０２は別忙用Ｊしたクロック信号、２０３は
別に用意したクロック発生器。
２０４はクロック切換回路である。′
次に、この実施例の動、作を本発明に関係のある受信部
分について説明する。他の部分は第３図の従来例と同様
である。送受信制御装置１１４により受信信号は複合化
され、受信クロック１０６Ｖ□口ゝ が抽出される。クロック切換回路２０４ Ｋは、こ、：
、′ ・ の受信り〒ツク１０６と別に用意したクロック発・
１
・ ・入力され１．受信系、にエラーが発生
したかどうかを、秦す信。号２０１により、どちらか選
択されて基本部２０４．のり、・・、りとして使用され
７る５、受−、系だエラーがない場合には、受信クロッ
ク１０６が、−。
分について説明する。他の部分は第３図の従来例と同様
である。送受信制御装置１１４により受信信号は複合化
され、受信クロック１０６Ｖ□口ゝ が抽出される。クロック切換回路２０４ Ｋは、こ、：
、′ ・ の受信り〒ツク１０６と別に用意したクロック発・
１
・ ・入力され１．受信系、にエラーが発生
したかどうかを、秦す信。号２０１により、どちらか選
択されて基本部２０４．のり、・・、りとして使用され
７る５、受−、系だエラーがない場合には、受信クロッ
ク１０６が、−。
択され、、ｌｊ３図！で説明し、た動、作を行う。受信
系にエラニ１．が発１生した場合には、別に用意したク
ロッ、□□ ″。２”１．′・ｉ！′１．・１″３２０４ ｋｔ ｅ
Ｏ２／）、、、、、ａ、、、、、、、、、Ｆ７．、、
、、、、、ｐにより動作する。 、
、第２図は・第１図に示しである′°７．りで換
。
系にエラニ１．が発１生した場合には、別に用意したク
ロッ、□□ ″。２”１．′・ｉ！′１．・１″３２０４ ｋｔ ｅ
Ｏ２／）、、、、、ａ、、、、、、、、、Ｆ７．、、
、、、、、ｐにより動作する。 、
、第２図は・第１図に示しである′°７．りで換
。
□ 、 １
回、路２０４１Ｆ）詳細回路図である。第３図、第１図
と同一符号のものは同一のものを示しており。
と同一符号のものは同一のものを示しており。
３０１はクロック切換機能を禁止する信号、３０２゜１
。
。
３０３は２相りロック生成回路３１２により生成した２
相クロツク、３１０はクロラン切換機能ケ制御するＡＮ
Ｔ）ゲート、３１１は２相クロック生成回路３１２０入
力クロツク信号を選択するＯＲゲート、 ３０６ 、
３０７ 、３０９は各々Ｄフリップフロップ、３０８は
エツジトリガーフリップフロップである。以下、第２図
を用いて本回路の動作を説明する。
相クロツク、３１０はクロラン切換機能ケ制御するＡＮ
Ｔ）ゲート、３１１は２相クロック生成回路３１２０入
力クロツク信号を選択するＯＲゲート、 ３０６ 、
３０７ 、３０９は各々Ｄフリップフロップ、３０８は
エツジトリガーフリップフロップである。以下、第２図
を用いて本回路の動作を説明する。
受信系にエラーが発生していないときは信号２０１はＨ
であり、２相りロック生成回路３１２つ人力クロックと
して受信クロック１０６が選択され、受信クロック１０
６から２相クロツク３０２゜３０３が生成される。受信
系にエラーが発生すると信号２０１は Ｌ でありＡＮ
Ｄ回路の出力はＨとなる。このために２相りロック生成
回路３１２０人カクロツクとして別に用意したクロック
２０２が選択され、このクロックから２相クロツク３０
２゜３０３が生成される。この時、クロック３０２のタ
イミングでＤフリップ７０ツブ３０６の出力はＨとなり
、Ｄフリップフロップ３０６がＨになった後のクロック
３０３のタイミングでＤフリップフロップ３０７の出力
はＨとなりこの出力を表示することにより受信クロック
の異常を知ることができる。受信系のエラーが復帰した
場合のクロック切替タイミングはクロック３０２で決定
される。エツジトリガーフリップフロップ３０８はＤフ
リップフロップ３０６の出力がＬからＨ“に変化するタ
イミングでＨとなり、この値を保持する。Ｄフリップフ
ロップ３０９けこの保持された値な表示する。
であり、２相りロック生成回路３１２つ人力クロックと
して受信クロック１０６が選択され、受信クロック１０
６から２相クロツク３０２゜３０３が生成される。受信
系にエラーが発生すると信号２０１は Ｌ でありＡＮ
Ｄ回路の出力はＨとなる。このために２相りロック生成
回路３１２０人カクロツクとして別に用意したクロック
２０２が選択され、このクロックから２相クロツク３０
２゜３０３が生成される。この時、クロック３０２のタ
イミングでＤフリップ７０ツブ３０６の出力はＨとなり
、Ｄフリップフロップ３０６がＨになった後のクロック
３０３のタイミングでＤフリップフロップ３０７の出力
はＨとなりこの出力を表示することにより受信クロック
の異常を知ることができる。受信系のエラーが復帰した
場合のクロック切替タイミングはクロック３０２で決定
される。エツジトリガーフリップフロップ３０８はＤフ
リップフロップ３０６の出力がＬからＨ“に変化するタ
イミングでＨとなり、この値を保持する。Ｄフリップフ
ロップ３０９けこの保持された値な表示する。
以上のように１本発明によれば受信系にエラーがあり正
常なりロックを受信しない場合でも。
常なりロックを受信しない場合でも。
正常に装−の動作を行うことができ、装置の信頼性を向
上させることができる。
上させることができる。
第１図は本発明の一実施例を示すデータ伝送装置の構成
図、ｖＪ２図はクロック切換回路の構成図、第３図は従
来より用いられているデータ伝送装置の構成図である。 １０１ 、１０２・・・伝送線路。 １０３・・・送信データ、１０４・・・送信クロック。 １０５・・・受信データ、１０６・・・受信クロック。 １０７ 、１０８・・・制御データ。 １０９ 、１１０・・・並列データ。 １１１・・・出力ラッチデータ。 １１２ 、１１３・・・表示データ。 １１４・・・送受信制御装置。 １１５・・・並／直列変換回路。 １２０・・・レジスタ群、１２１・・・ラッチ回路。 １２２・・・基本部、２０２・・・クロック信号。 ２０３・・・クロック発生器。 ムｍＩ−恒１．．１−■聰田 第 １ 図 ＩＮ ′＃５３ 区
図、ｖＪ２図はクロック切換回路の構成図、第３図は従
来より用いられているデータ伝送装置の構成図である。 １０１ 、１０２・・・伝送線路。 １０３・・・送信データ、１０４・・・送信クロック。 １０５・・・受信データ、１０６・・・受信クロック。 １０７ 、１０８・・・制御データ。 １０９ 、１１０・・・並列データ。 １１１・・・出力ラッチデータ。 １１２ 、１１３・・・表示データ。 １１４・・・送受信制御装置。 １１５・・・並／直列変換回路。 １２０・・・レジスタ群、１２１・・・ラッチ回路。 １２２・・・基本部、２０２・・・クロック信号。 ２０３・・・クロック発生器。 ムｍＩ−恒１．．１−■聰田 第 １ 図 ＩＮ ′＃５３ 区
Claims (1)
- １、データ伝送システム内で、ただ１つのクロック発生
回路を持ち、伝送線路を介して複数のデータ伝送装置間
でデータ伝送を行い、受信データから抽出したクロック
を用いて受信動作を行うデータ伝送装置において、受信
データと独立な内部クロック発生回路とクロック切り換
え回路を設け、受信データから抽出したクロックと内部
クロックをクロック切り換え回路に入力し、受信データ
の符号則エラーを検出する回路からの信号によりどちら
かのクロックを選択できるように構成し、受信データの
符号則エラーを検出した場合には内部クロックを用いる
ことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055850A JPS61216541A (ja) | 1985-03-22 | 1985-03-22 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055850A JPS61216541A (ja) | 1985-03-22 | 1985-03-22 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216541A true JPS61216541A (ja) | 1986-09-26 |
Family
ID=13010514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60055850A Pending JPS61216541A (ja) | 1985-03-22 | 1985-03-22 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418332A (en) * | 1987-07-13 | 1989-01-23 | Nec Corp | Timing extraction circuit |
| JPS6444141A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Clock protection circuit |
| EP0471432A2 (en) * | 1990-08-15 | 1992-02-19 | Computec Oy | A method of and a device for receiving data in packet form |
| JP2013085116A (ja) * | 2011-10-07 | 2013-05-09 | Canon Inc | 通信システム、通信システムの制御方法、およびプログラム |
-
1985
- 1985-03-22 JP JP60055850A patent/JPS61216541A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418332A (en) * | 1987-07-13 | 1989-01-23 | Nec Corp | Timing extraction circuit |
| JPH0585095B2 (ja) * | 1987-07-13 | 1993-12-06 | Nippon Electric Co | |
| JPS6444141A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Clock protection circuit |
| EP0471432A2 (en) * | 1990-08-15 | 1992-02-19 | Computec Oy | A method of and a device for receiving data in packet form |
| US5233608A (en) * | 1990-08-15 | 1993-08-03 | Computec Oy | Method of and a device for receiving data packet form |
| JP2013085116A (ja) * | 2011-10-07 | 2013-05-09 | Canon Inc | 通信システム、通信システムの制御方法、およびプログラム |
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