JPS61213945A - メモリ障害制御方式 - Google Patents
メモリ障害制御方式Info
- Publication number
- JPS61213945A JPS61213945A JP5370785A JP5370785A JPS61213945A JP S61213945 A JPS61213945 A JP S61213945A JP 5370785 A JP5370785 A JP 5370785A JP 5370785 A JP5370785 A JP 5370785A JP S61213945 A JPS61213945 A JP S61213945A
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- JP
- Japan
- Prior art keywords
- memory
- error
- block
- management table
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ECC機能をもつデータ処理装置において、物理アドレ
ス抽出用管理テーブルとブロック管理テーブルとを用意
すると共に、マイクロプロセッサが固定障害とソフト・
エラーとを切分けるようにすることによって、メモリ上
の領域を効率よく使用するようにしたことが開示されて
いる。
ス抽出用管理テーブルとブロック管理テーブルとを用意
すると共に、マイクロプロセッサが固定障害とソフト・
エラーとを切分けるようにすることによって、メモリ上
の領域を効率よく使用するようにしたことが開示されて
いる。
本発明は、メモリ障害制御方式、特にメモリ上での障害
のうちのソフト・エラーを抽出し、ソフト・エラーが生
じても以後、当該メモリ領域を使用するようにしたメモ
リ障害制御方式に関する。
のうちのソフト・エラーを抽出し、ソフト・エラーが生
じても以後、当該メモリ領域を使用するようにしたメモ
リ障害制御方式に関する。
従来、メモリをブロック管理している装置において訂正
不可能なエラー(マルチビットエラー)が発生した場合
には、該当ブロックを不良ブロックとして切り離し、2
度と使用しないようにしていた。しかしその訂正不可能
なエラーがソフト・エラーだった場合には再使用が可能
である。
不可能なエラー(マルチビットエラー)が発生した場合
には、該当ブロックを不良ブロックとして切り離し、2
度と使用しないようにしていた。しかしその訂正不可能
なエラーがソフト・エラーだった場合には再使用が可能
である。
本発明は、上記の問題を解決しようとするものであり、
訂正不可能なエラーがハード・エラー(固定障害)かソ
フト・エラー(間欠障害)かを判別して、ソフト・エラ
ーの場合には再使用を可能にすることによりメモリの使
用効率を上げるようにしようとしている。
訂正不可能なエラーがハード・エラー(固定障害)かソ
フト・エラー(間欠障害)かを判別して、ソフト・エラ
ーの場合には再使用を可能にすることによりメモリの使
用効率を上げるようにしようとしている。
第1図は本発明の原理ブロック図でありかつ本発明の要
部実施例構成を示している。
部実施例構成を示している。
図中、1はマイクロプロセッサ、2はメモリ、3はEC
Cコード発生器、4はエラー検出器、5はアドレスポイ
ンター、6はエラーアドレスレジスタ、7は転送回路で
ある。また、8は物理アドレス抽出用管理テーブル、9
ばブロック管理テーブルを表わしている。
Cコード発生器、4はエラー検出器、5はアドレスポイ
ンター、6はエラーアドレスレジスタ、7は転送回路で
ある。また、8は物理アドレス抽出用管理テーブル、9
ばブロック管理テーブルを表わしている。
通常上位装置とメモリ2とのデータ転送はデータ転送回
路7を通して行なわれ、その時にメモリ2をアドレッシ
ングするものがアドレスポインター5である。例えばあ
らたにメモリ2にデータを格納する場合、マイクロプロ
セッサ1は後述する如くブロック管理テーブル9から未
使用の論理ブロックを探索し、後述する如く物理アドレ
ス抽出用管理テーブル8からそのブロックの物理アドレ
スを求め、アドレスポインター5にセットする。
路7を通して行なわれ、その時にメモリ2をアドレッシ
ングするものがアドレスポインター5である。例えばあ
らたにメモリ2にデータを格納する場合、マイクロプロ
セッサ1は後述する如くブロック管理テーブル9から未
使用の論理ブロックを探索し、後述する如く物理アドレ
ス抽出用管理テーブル8からそのブロックの物理アドレ
スを求め、アドレスポインター5にセットする。
複数のブロックが必要な場合は複数個のアドレスポイン
ターを用意しておくようにされる。
ターを用意しておくようにされる。
第1図図示構成において、メモリ2に対する書込み時に
は、書込みデータに対してECCコードを附加して書込
むようにされる。当該ECCコードは、ECCコード発
生器3において生成される。
は、書込みデータに対してECCコードを附加して書込
むようにされる。当該ECCコードは、ECCコード発
生器3において生成される。
メモリ2から読出されたデータは、エラー検出器4にお
いて上記ECCコードを含めたエラー・チェックが行な
われ、エラーの有無をチェックされる。そして、例えば
1ビツト・エラーなどの場合には当該エラーを訂正され
た形で、転送回路7を介して上位装置側に送られる。エ
ラーが存在した場合には次のように処理される。即ち、
■メモリ2→エラー検出器4−転送回路7→上位装置と
いうルートで、メモリ2の内容を上位装置に転送中に、
エラー検出器4によって訂正不可能なメモリエラーが検
出される。このとき、エラー検出器4は、その発生をマ
イクロプロセッサ1に報告するとともに、エラーアドレ
スレジスタ6にその物理アドレスがセットされるように
制御を行なう。
いて上記ECCコードを含めたエラー・チェックが行な
われ、エラーの有無をチェックされる。そして、例えば
1ビツト・エラーなどの場合には当該エラーを訂正され
た形で、転送回路7を介して上位装置側に送られる。エ
ラーが存在した場合には次のように処理される。即ち、
■メモリ2→エラー検出器4−転送回路7→上位装置と
いうルートで、メモリ2の内容を上位装置に転送中に、
エラー検出器4によって訂正不可能なメモリエラーが検
出される。このとき、エラー検出器4は、その発生をマ
イクロプロセッサ1に報告するとともに、エラーアドレ
スレジスタ6にその物理アドレスがセットされるように
制御を行なう。
■エラー報告を受けたマイクロプロセッサ1は、エラー
アドレスレジスタ6にセットされたアドレスについて、
特定のデータパターンを用いてライト/リード診断を行
なうとともに、物理アドレス抽出用管理テーブル8を用
いて当該アドレスが存在する論理ブロックを求める。
アドレスレジスタ6にセットされたアドレスについて、
特定のデータパターンを用いてライト/リード診断を行
なうとともに、物理アドレス抽出用管理テーブル8を用
いて当該アドレスが存在する論理ブロックを求める。
■仮に該当アドレスが固定障害であると判断された場合
には、ブロック管理テーブル9内の該当アドレスを含む
ブロックに不良というフラグをセットし2度とそのブロ
ックは使用されないようにする。
には、ブロック管理テーブル9内の該当アドレスを含む
ブロックに不良というフラグをセットし2度とそのブロ
ックは使用されないようにする。
■該当アドレスにおける上記処理■にいうライト/リー
ド診断時に再度エラーの発生が検出されなかった場合に
は、間欠障害であったとみなしてブロック管理テーブル
9内の該当ブロックを未使用にする。
ド診断時に再度エラーの発生が検出されなかった場合に
は、間欠障害であったとみなしてブロック管理テーブル
9内の該当ブロックを未使用にする。
第2図は物理アドレス抽出用管理テーブルの一実施例構
成、第3図はブロック管理テーブルの−実施例構成を示
す。これらは、一般にはマイクロプログラムが格納され
ているコントロールストレージに存在する。
成、第3図はブロック管理テーブルの−実施例構成を示
す。これらは、一般にはマイクロプログラムが格納され
ているコントロールストレージに存在する。
物理アドレス抽出用管理テーブル8は、メモリ2上の各
物理アドレスがどの論理ブロックと対応しているかを表
わしており、例えば各物理アドレスに対応して索引され
る位置に論理ブロックのブロックIDが記述されている
。
物理アドレスがどの論理ブロックと対応しているかを表
わしており、例えば各物理アドレスに対応して索引され
る位置に論理ブロックのブロックIDが記述されている
。
またブロック管理テーブル9は、各論理ブロックに対応
して当該ブロックが使用中であるか未使用であるか不良
であるかを、例えばフラグ情報で指示するようにされる
。
して当該ブロックが使用中であるか未使用であるか不良
であるかを、例えばフラグ情報で指示するようにされる
。
以上説明した如く、本発明によれば、メモリ上の領域を
固定障害に限ぎって不良領域としておくことができ、メ
モリの使用効率を向上することができる。そして、第2
図および第3図図示の如き管理テーブルを用意しておく
だけで足りるために、比較的小規模のデータ処理装置に
適用することが容易となる。
固定障害に限ぎって不良領域としておくことができ、メ
モリの使用効率を向上することができる。そして、第2
図および第3図図示の如き管理テーブルを用意しておく
だけで足りるために、比較的小規模のデータ処理装置に
適用することが容易となる。
第1図は本発明の原理ブロック図でありかつ本発明の要
部実施例構成を示し、第2図は物理アドレス抽出用管理
テーブルの一実施例構成、第3図はブロック管理テーブ
ルの一実施例構成を示す。 図中、■はマイクロプロセッサ、2はメモリ、3はEC
Cコード発生器、4はエラー検出器、5はアドレスポイ
ンター、6はエラーアドレスレジスタ、7は転送回路、
8は物理アドレス抽出用管理テーブル、9はブロック管
理テーブルを表わす。
部実施例構成を示し、第2図は物理アドレス抽出用管理
テーブルの一実施例構成、第3図はブロック管理テーブ
ルの一実施例構成を示す。 図中、■はマイクロプロセッサ、2はメモリ、3はEC
Cコード発生器、4はエラー検出器、5はアドレスポイ
ンター、6はエラーアドレスレジスタ、7は転送回路、
8は物理アドレス抽出用管理テーブル、9はブロック管
理テーブルを表わす。
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ(1)をそなえ、当該マイクロプロ
セッサ(1)がメモリ(2)に対してリードおよび/ま
たはライトを行なうよう構成され、かつ上記ライト時に
ライト・データに対してエラー訂正コードを附加して上
記メモリ(2)に対してライトし、上記リード時にリー
ド・データに対してエラー検出を行なうようにしたメモ
リ・リード・ライト制御方式において、 上記メモリ(2)を複数のブロックに区分して、各物理
アドレスに対応する論理ブロックを管理する物理アドレ
ス抽出用管理テーブル(8)と、上記各論理ブロックに
対応して当該論理ブロックの使用可能状態を管理するブ
ロック管理テーブル(9)とをそなえ、 上記マイクロプロセッサ(1)は、上記リード・データ
に関して、訂正不可能なエラーを生じたとき、当該エラ
ーについての固定障害かソフト・エラーかをチェックし
、固定障害の場合に、上記ブロック管理テーブル(9)
にこの旨を記述するようにしたことを特徴とするメモリ
障害制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5370785A JPS61213945A (ja) | 1985-03-18 | 1985-03-18 | メモリ障害制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5370785A JPS61213945A (ja) | 1985-03-18 | 1985-03-18 | メモリ障害制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61213945A true JPS61213945A (ja) | 1986-09-22 |
Family
ID=12950300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5370785A Pending JPS61213945A (ja) | 1985-03-18 | 1985-03-18 | メモリ障害制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61213945A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012190330A (ja) * | 2011-03-11 | 2012-10-04 | Toshiba Corp | キャッシュコントローラ、キャッシュ制御方法及びデータ記憶装置 |
-
1985
- 1985-03-18 JP JP5370785A patent/JPS61213945A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012190330A (ja) * | 2011-03-11 | 2012-10-04 | Toshiba Corp | キャッシュコントローラ、キャッシュ制御方法及びデータ記憶装置 |
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