JPS61203659A - 電極基板及びその検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は基板上に複数の電極を有し各電極へスイッチン
グ素子を介して電圧を印加する構造の電極基板及び該構
造の電極基板の各電極とスイツチング素子−皿載不良を
検出する電極基板の検査方法に関するものである。

［従来の技術］ 最近、テレビやＯＡ機器端末用のディスプレイとして、
従来のＣＲＴに代わる薄型表示装置開発の要求が強まっ
ている。その−例として、行列状に複数の電極を配置し
た基板を用いる液晶表示装置において、電極の交差部分
にトランジスタ等のスイッチング素子を配置して液晶の
表示を行なうアクティブマトリックス方式液晶表示装置
が、盛んに研究されている。第２図はこのような目的に
用いるアクティブマトリックス方式液晶表示素子の代表
的な等価回路図である０図において（２１）は液晶層で
あり、（２２）は液晶層に印加される電圧を保持するた
めのコンデンサーである。但し、コンデンサー（２２）
は、省略されることもある。　（２３）は液晶を駆動す
る電圧を制御するためのスイッチングトランジスタであ
るｅ　Ｘｌ＋　Ｘ２＋　ｘ３．−−一はスイッチングト
ランジスタ（２３）のゲートを制御する走査電極線、Ｙ
ｌ、　Ｙ２．　Ｙ３．−−一は液晶をｉするのに必要な
電圧を印加するためにスイッチングトランジスタ（２３
）のソースに加える信号電極線であり、線順次で駆動さ
れる。

スイッチングトランジスタ（２３）としては、薄膜トラ
ンジスタ等が用いられている。薄膜トランジスタの構造
としては、様々なものが提案されているが、−例として
コプレーナ型構造の薄膜トランジスタの断面図、平面図
を第３図、第４図にそれぞれ示す、　（３１）は石芙、
ガラス等の絶縁性基板であり、５この上に薄膜トランジ
スタが形成される。　（３２）は半導体層であり、ポリ
シリコン、アモルファスシリコン、　ＣｄＳｅ等が用い
られる。　（３３）、　（３４）はそれぞれドレイン電
極。

ソース電極であり、通常ＡＩ等で配線される。

（３５）はゲート絶縁膜であり、５ｉ０２．　Ｓｉ３Ｎ
４等で形成される。　（３Ｂ）はゲート電極であり、　
ＡＩ、　Ｃｒ等で配線される。　（３７）は透明導電膜
等から成る表示画素電極である。

次に、このような薄膜トランジスタを用いた液晶カラー
表示装置のパネルの断面建前モー例を第５図に示す。基
板（５１）上に形成された表示画素電極（５２）と表基
板（５３）上に形成された共通電極（５４）に挟まれた
ＴＮ型液晶層（５５）と上下２枚の透光板（５Ｇ）、　
（５７）によって、各画素ごとに液晶シャッターが形成
されている。該液晶表示装置のパネルの裏面から入射す
る光は、この液晶シャッターによって光量を制御され、
画素ごとに設けられたカラーフィルター（５日）を通過
することにより所定のカラー表示を行なう。上下の編光
板（５Ｂ）、　（５７）は、編光軸が平行になるように
設けられており、前記薄膜トランジスタがオン状態にな
った時に該薄膜トランジスタより　。

給電される画素は光が透過し、該薄膜トランジスタがオ
フ状態の時に光が遮断される。このように薄膜トランジ
スタで制御される液晶シャッターと赤、緑、青の３原色
フィルターの組合せにより、従来のドツトマトリックス
方式等による液晶表示装置と比べてより優れた画質の高
密度フルカラー表示を得ることができる。

ともるが、アクティブマトリックス方式液晶表示装置を
構成する薄膜トランジスタの製造工程は、単純マトリッ
クス方式液晶表示装置等と比較して複雑であるため、基
板上のすべての薄膜トランジスタを無欠陥で作製するこ
とは容易なことではない。ここで問題としている欠陥と
は、ゲート断線、ソース断線、ゲート・ソース短絡、ソ
ース・ドレイン短絡、ゲート・ドレイン短絡等である。

これらの欠陥は様々な表示欠陥の原因になるので工程改
善等によって欠陥を発生させないようにすることが望ま
しいが、一方で、薄膜トランジスタ作製プロセス中でこ
れらの欠陥の有無を検査する方法、及び発生してしまっ
た欠陥についてこれに起因した表示欠陥が少しでも目立
ちにくくなるように修正する方法の開発が必要である。

特に、表示装置として用いるという性格上ごく少数の欠
陥が問題になるので、欠陥検査は基板上の全薄膜トラン
ジスタについて行なうことが必須の条件になる。また液
晶表示セルの形成後に欠陥を修正することは困難なの倍
ρ欠陥検査及び欠陥修正工程はセルの形成以前に行なわ
れることが必要である。

上述の欠陥のうち、ゲート、ソースに関するもの（ゲー
ト断線、ソース断線、ゲート・ソース類ｋ１１）につい
ては、ゲートは走査電極、ソースは信号電極として基板
周辺部においてコネクションが容易に取れる形で配列さ
れているので、液晶表示パネル実装時と同じように導電
ゴムその他により外部検査回路とコンタクトを取ること
により比較的容易に短時間のうちに全数検査をすること
が可能である。

［発明の解決しようとする問題点］ 一方、ドレインに関連する短絡（ゲート・ドレイン短絡
、ソース・ドレイン短絡）については、ドレイン電極全
数について個別に探針を立てて検査する方法が知られて
いるが、画素数と同数のドレイン電極に順次探針を立て
ていく必要があるために検査に要する時間が非常に長く
なるという欠点を有していた。また、液晶を注入してセ
ルを形成してしまえば、表示欠陥の現われ方を調べるこ
とに辺りゲート・ドレイン短絡等の数を知ることも可能
である。この方法は欠陥を目視で確認できるという意味
で明解な方法であるが、セル完成後に初めて行なえる検
査でありこの時点で欠陥の存在が判明しても欠陥修正が
困難であるという欠点を有していた。

次に、これらのトランジスタ欠陥と表示欠陥との関係に
ついて言及する０表示欠陥は、次の２種類に大別するこ
とができる。第１は、第５図で説明した液晶シャッター
が常に閉じて光が遮断された状態となり、表示としては
黒色欠陥となるものである。第２は液晶シャッターが常
に開いた状態となり１表示としては対応するカラーフィ
ルターの色に応じた色欠陥となるものである。この色欠
陥は、周囲の画素の点灯状態によっては、加法混色の原
理によって白色を含む様々な色欠陥となる。カラー表示
品位の観点から見ると、黒欠陥よりも白色欠陥（色欠陥
）の方が目障りな重大欠陥である。ところが第５図のパ
ネル構成の場合、ゲート・ドレイン短絡点、ソース・ド
レイン短絡点は−１シ色欠陥（色欠陥）として表示に現
われてしまう、そこでゲート・ドレイン短絡、ソース・
ドレイン短絡を何らかの方法で修正することにより、白
色欠陥（色欠陥）ではなく目立ちにくい黒色欠陥にする
手法の開発が求められていた。

以上のように、従来の技術では、ゲート・ドレイン短絡
、ソース会ドレイン短絡を液晶セル形成以前に検出する
方法としては、基板上の全画素数に等しい数のドレイン
電極すべてについて個別に探針を立てる方法が知られて
いるが、この方法では検査に長大な時間を要するという
欠点を有していた。

本発明は、ゲート・ドレイン短絡、ソース・ドレイン短
絡の検出方法として従来技術の有していた前述のような
欠点を解消しようとするものであり、併せて検出された
ゲー）−ドレイン短絡点、ソース・ドレイン短絡点を表
示品位の観点から許容しうる黒色欠陥に修正する方法及
び修正した電極基板を提供することを目的としている。

Ｌ問題点を解決するための手段］ 本発明は、前述の問題点を解決すべくなされたものであ
り、複数の電極と、該電極に対応して設けられ該電極へ
印加する電圧を制御するスイッチング素子とを有する電
極基板において、前記スイッチング素子と電極との間に
形成不良のある電極上に塗膜を形成して成ることを特徴
とする電極基板及び該電極基板のスイッチング素子と電
極との間の形成不良を検出する電極基板の検査方法にお
いて、電着塗装槽中で前記スイッチング素子の走査側端
子又は信号端子を電着塗装の一方の電極として用いるこ
とにより形成不良電極上に電着塗装法により塗膜を形成
せ°　しめることを特徴とする電極基板の検査方法であ
る。

以下に、本発明の詳細について記述する。一般に薄膜ト
ランジスタの構造としては、スタガー型、逆スタガー型
２コプレーナ型等が知られているが、本発明はそのいず
れにも適用可能なＬ−帥ある。

第６図は、ガラス等の絶縁性基板（８６）の上に形成さ
れた薄膜トランジスタアレイを模式的に示した平面図で
ある。ゲート電極（６１）、ソース電極（８２）がマト
リックス状に形成され、トランジスタのドレイン電極に
接続された表示画素電極（８３）がマトリックスの交差
点ごとに設けられている。この薄膜トランジスタアレイ
の断面構造は、スタガー型、逆スタガー型、コプレーナ
型によって異なり、また表面パッシベーション層の有無
等にもよるものであるが、少なくともゲート電極、ソー
ス電極の周辺部取出し部分及び表示画素電極は表面に露
出しており、外部から容易に電気的コンタクトが取れる
状態にあるものとする。第６図において、ゲート・ドレ
イン短絡（８４）　、ソース・ドレイン短絡（８５）が
存在していたとする。

初めに電着塗装法による欠陥検出工程について記述する
。まずゲート電極（７１）、ソース電極（７２）を、第
７図に示すように、周辺取出し部分においてそれ１鴬短
絡させ、共通電極Ａ、Ｂとしてまとめる。短絡させる方
法としては、あとで除去可能な導電性ペーストを用いる
方法、あるいはゲート電極（７１）、ソース電極（７２
）の形成時に短絡させた形でパターニングしておき、電
着塗装工程終了後に短絡部分を切り離す方法等を用いる
。

続いて、ゲート・ドレイン短絡検出工程について述べる
。第８図に示すように、ソース共通電極Ｂと対向電極Ｃ
を接続し、ゲート共通電極Ａと対向電極Ｃとの間に適当
な大きさの電圧を印加して、基板を電着槽に浸漬して電
着塗装を開始する。電着液としては、充分な遮光性を有
する電着用顔料を選択して用いる。また、ゲート共通電
極の側に正電位を与えることとし、アニオン型電着の方
式を取る。そして充分な遮光性能を有するような膜厚を
得られたところで電圧印加を中止し、電着塗装を終了す
る。ここにおいてソース共通電極Ｂと対向電極Ｃを接続
して共通電位に保っているが、その理由はソース電極や
、ゲート・ドレイン短絡のないトランジスタに対応する
表示画素電極が、電着塗装のためにゲート電極に印加し
た電圧の影響で対向電圧に対して上昇し、電着液と直接
に接触するソース電極や表示画素電極上に、電着塗膜が
形成されることを防ぐことにある。また、ゲート電極上
で１周辺部取り出し部分等電着塗膜を形成させたくない
部分は、電着液に浸漬されないような配置にするか、或
いはあらかじめ絶縁テープ等で覆っておけばよい。

以上の電着工程により、第１図に示すようにゲート・ド
レイン短絡を有するトランジスタに対応する表示画素電
極の上のみに、電着塗膜が形成される。これによって、
ゲート・ドレイン短絡の発生個数、及びその発生位置を
目視によって、明瞭に確認することができる。

次にソース自ドレイン短絡検出工程について述べる。第
９図に示すように、ゲート共通電極Ａと対向電極Ｃを接
続し、ソース共通電極Ｂと対向電極Ｃとの間に適当な大
きさの電圧な印加Ｂの側に正電位を与えるものとする。

その他の注意事項は、前述のゲート・ドレイン短絡検出
工程に準するものとする９以上の電着工程により、第１
図に示すようにソース・ドレイン短絡を有するトランジ
スタに対応する表示画素電極の上のみに、電着塗膜が形
成される。これによって、ソース・ドレイン短絡の発生
個数及びその発生位置を、目視によって明瞭に確認する
ことができる。

以上に記述した２種類の電着塗装工程により、ゲート・
ドレイン短絡及びソース・ドレイン短絡を有するトラン
ジスタに対応する表示画素電極の上のみに、電着塗膜が
形成される。こ・れにより、従来の方法では困難であっ
たこれらの欠陥の検出が可能になる。この電着塗装工程
を欠陥検出だけの目的に用いたい場合には、検査終了後
に基板をアセトン等の溶液に浸漬することにより、電着
塗膜を除去する。その後、欠陥検出で明らかになったト
ランジスタ欠陥を、適当な方法で修正する措置を実施す
ればよし一一方電着塗装の塗料として暗色系の塗料を用
いれば、この電着塗膜をそのまま残すことによって、最
終的に完成した液晶表示パネルにおいて、白色欠陥を黒
色欠陥に修復することが可能になる。この場合には、電
着塗膜を安定化させるために、適当な条件で熱処理を行
なうことにより、該電着塗膜を硬化させる。尚、この熱
処理工程は、薄膜トランジスタの特性向上にも役立つよ
うに条件を設定することが望ましい。

以後の工程は、通常のセル組立て工程に従えばよい、す
なわち必要に応じてパッシベーション膜を設けた後、配
向処理、セル化、液晶注入等の工程を経て液晶表示装置
を完成させる。

［作用］ 本発明の電極基板及びその検査方法においては、電極基
板上の薄膜トランジスタのソース電極と表示画素との間
に短絡がある場合には、電着槽中で表示画素電極にソー
ス電極を介して電一１ 圧が印二雇され該表示画素電極が電着塗装の二方の電極
となるので該表示画素電極上に電着塗膜が形成されるの
である。薄膜トランジスタのゲート電極と表示画素電極
との間に短絡がある場合にも、全く同様にゲート電極を
介して該表示画素電極に電圧が印加され、該表示画素電
極上に電着塗膜が形成される。従って、薄膜トランジス
タの全てのゲート電極及びソース電極をそれぞれ短絡し
て、電着槽中でゲート電極及びソース電極に順次電圧を
印加することにより欠陥のある画素電極上に塗膜が形成
されるので目視により画素電極の欠陥を発見できるので
ある。

また、電着塗装の塗料として暗色系の塗料を用いれば、
欠陥のある画素電極に暗色の電着塗膜が形成され、該欠
陥画素を目立たないものとし得るのである。

［実施例］ 次に本発明の電極基板及びその検査方法の実施例を示す
。

第３図に示−ｄうに、ガラス基板（３１）の上に、コプ
レーナ型構造薄膜トランジスタを作製した。まず厚さ２
０００人のアモルファスシリコン（３２）をパターニン
グし、その上に厚さ３０００人のドレイン電極（３３）
、ソース電極（３４）をＡＩによって配線した０次に厚
さ２０００人のＳ　ｉＯＮ膜（３５）をデ９ポジットし
、ドレイン電極上にコンタクトホールをあけた。続いて
Ｉ　Ｔ　Ｏ（Ｉｎｄｉｕ鳳Ｔｉｎ　０ｘｉｄｅ）透明導
電膜をデポジットし、この膜によってゲート電極（３Ｂ
）及び表示画素電極（３７）を形成した。

引き続いて、本発明の方法に従って欠陥の検出を行なっ
た。第７図に示すように、ゲート電極とソース電極を周
辺取出し部分において銀ペーストでそれぞれ短絡させ共
通電極Ａ、Ｂとした０次に第８図に示すように共通電極
Ｂと対向電極Ｃを結線した。対向電極Ｃは、白金板を用
いた。電着液として、神東塗料株式会社製ＳＨＩＮＴＲ
ＯＭ　（商品名）を用い、赤色顔料Ｆ２１０１Ｒ（商品
名）と緑色顔料Ｆ２３０１Ｇ　（商品名）をｌ：２の比
率で混合したち・ア１°を用いた。

−二」 まず、ゲート・ドレイン短絡を検出するために、共通ゲ
ート電極Ａと対向電極Ｃの間に、直流電圧３０Ｖを印加
して、電着液に２分間浸漬した。この結果、ゲート・ド
レイン短絡を有する薄膜トランジスタに対応する表示画
素電極上及びゲート電極上に厚さ　１．５ミクロンの電
着塗膜が形成された。そこで、点状に分布する電着塗膜
の形成された画素を目視で観察することにより、ゲート
・ドレイン短絡の発生数及びその分布を容易に調べるこ
とができた。

次に、ソース・ドレイン短絡を検出するために共通電極
Ａと対向電極Ｃを接続し、共通電極Ｂと対向電極Ｃの間
に直流電圧３０Ｖを印加して電着液に２分間浸漬した。

この結果、ソース・ドレイン短絡を有する薄膜トランジ
スタに対応する表示画素電極上に、厚さ１．５ミクロン
の電着塗膜が形成された。この電着塗膜の可視領域にお
ける透過率は１％以下であった。そこで、点状に分布す
る電着塗膜の形成された画素を目視で観察することによ
り、ソース・−３イン短絡の発生数及びその分布を容易
に調べることができた。

引き続いて、この薄膜トランジスタ基板を用いて液晶表
示用セルを組立てた。すなわち、配向膜としてポリイミ
ドを塗布し、ラビングによって配向制御した。表基板側
には赤、緑、青の三原色をモザイク状に組合わせたカラ
ーフィルターを組入れ、薄膜トランジスタ基板と位置合
わせした上でセルを組立て、ＴＮ型液晶を注入した。こ
うして作成した液晶表示用セルを偏光軸を平行に揃えた
一対の偏光板の間に挟み、点灯検査としてフルカラー表
示を行なった。この結果、以前はゲート・ドレイン短絡
及びソース・ドレイン短絡点がすべて白色欠陥として現
われて表示品位が著しく劣化していたのに比べ、本発明
の方法によってこれらの欠陥がすべて目立ちにくい黒色
欠陥になり表示品位の向上を図ることができた。

［発明の４竺ｊ］ 本発明の電極基板及びその検査方法においては、電着塗
槽中でスイッチング素子の走査側端子又は信号端子を電
着塗装の一方の電極として用いることにより形成不良電
極上に電着塗装法により塗膜を形成せしめるようにした
ので、ゲート・ドレイン短絡及びソース拳ドレイン短絡
の発生数及び発生場所を容易に目視により確認でき、液
晶表示装置等に用いる電極基板の生産歩留の向上９品質
管理のために不可欠な欠陥検査工程の効率化に大きく寄
与し得るものである。

また、液晶表示装置等に用いてカラー表示した場合に目
立ちやすく重大欠陥とされる白色欠陥（色欠陥）のうち
、ゲート・ドレイン短絡。

ソース拳ドレイン短絡に起因するものを黒色欠陥に修正
することにより、表示品位を著しく向上させ得るもので
ある。

なお、本発明の電極基板及びその検査方法は、以上に詳
細に説明したように、液晶表示装置用基板に極めＪした
ものではあるが、エレクトロクロミック表示装置、プラ
ズマディスプレイ等の他の表示装置に用いられる基板等
のように、基板上に複数の電極を有し各電極へスイッチ
ング素子を介して電圧を印加する構造の電極基板であれ
ば、該電極基板及びその検査方法として幅広く適用し得
るものであることは言うまでもない。

【図面の簡単な説明】 第１図は本発明の代表的例を示す電極基板の平面図、第
２図はアクティブマトリックス方式液晶表示素子の代表
的な等価回路図、第３図はコプレーナ型薄膜トランジス
タの断面図、第４図はコプレーナ型薄膜トランジスタの
平面図。 第５図は薄膜トランジスタアレイを用いた液晶カラー表
示装置のパネルの断面図、第６図は薄膜トランジスタア
レイを用いた電極基板の一例を示す平面図、第７図は本
発明の一工程である電着塗装のために′ゲート共通電極
Ａ、ソース共通電極Ｂを取り出した薄膜トランジスタア
レイじ−１１ を用いた電極基板の一例へ王ｊ図、第８図は本発明の一
工程であるゲート・ドレイン短絡画素上に電着塗膜を形
成する方法を示した平面図、第９図はソース串ドレイン
短絡画素上に電着塗膜を形成する方法を示した平面図で
ある。 ２１、５５−−一液晶層、２３−−一薄膜トランジスタ
、３１．５１．５３．８８−−一基板、３３−ｍ−ドレ
イン電極、Ｙｌ、　Ｙ２．　Ｙ３．３４．　ｆ１２．７
２−−−ソース電極、Ｘｌ、　Ｘ２．　Ｘ３．３Ｌ　８
１．７１−−−ゲート電極、３７、５２．８３−−一表
示画素電極、５４−ｍ−共通電極、６４−ｍ−ゲート・
ドレイン短絡、６５−ｍ−ソース・ドレイン短絡。 第　　１　　図 Ｙ＋　　　　　　　　Ｙｚ　　　　　　　、Ｙ５第　２
　　図 や　３　　図 多　５　旧 第　６１ｉｉｉ１ Ａ 第　７　　図 委　８　邑 察　９　図

Claims (7)

【特許請求の範囲】
1. （１）複数の電極と、該電極に対応して設けられ該電極
   へ印加する電圧を制御するスイッチング素子とを有する
   電極基板において、前記スイッチング素子と電極との間
   に形成不良のある電極上に塗膜を形成して成ることを特
   徴とする電極基板。
2. （２）塗膜は電着塗装法により形成された塗膜である特
   許請求の範囲第１項記載の電極基板。
3. （３）塗膜は暗色である特許請求の範囲第１項記載の電
   極基板。
4. （４）複数の電極と、該電極に対応して設けられ該電極
   へ印加する電圧を制御するスイッチング素子とを有する
   電極基板のスイッチング素子と電極との間の形成不良を
   検出する電極基板の検査方法において、電着塗装槽中で
   前記スイッチング素子の走査側端子又は信号端子を電着
   塗装の一方の電極として用いることにより形成不良電極
   上に電着塗装法により塗膜を形成せしめることを特徴と
   する電極基板の検査方法。
5. （５）スイッチング素子は薄膜トランジスタである特許
   請求の範囲第４項記載の電極基板の検査方法。
6. （６）形成不良現象は各電極と該電極に電圧を印加する
   薄膜トランジスタのソース電極又は ゲート電極との短絡現象である特許請求の範囲第５項記
   載の電極基板の検査方法。
7. （７）電着塗装の塗料として暗色系塗料を用いる特許請
   求の範囲第４項記載の電極基板の検査方法。