JPS61202258A - Channel processing system - Google Patents
Channel processing systemInfo
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- JPS61202258A JPS61202258A JP60044096A JP4409685A JPS61202258A JP S61202258 A JPS61202258 A JP S61202258A JP 60044096 A JP60044096 A JP 60044096A JP 4409685 A JP4409685 A JP 4409685A JP S61202258 A JPS61202258 A JP S61202258A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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Abstract
Description
【発明の詳細な説明】
〔概要〕
複数個の中央処理装置（ＣＰＵ）からの命令の受け付け
が可能で、複数個のチャネル装置（ＣＢ）を統合的に制
御することができるチャネル処理装置（ＣＩＩＰ）にお
いて、該複数個の中央処理装置（ＣＰＵ）から同時に入
出力命令を受け付けた場合、プライオリティの最も高い
中央処理装置ｆ （ＣＰＵ）からの入出力命令を、該チ
ャネル処−理装置（ＣＨＰ）の状態により、直ちに実行
できない場合、該入出力命令の要求を最下位のプライオ
リティに変更して一旦保留し、他の処理を行うようにし
たものである。[Detailed Description of the Invention] [Summary] A channel processing device (CIIP) that can accept instructions from a plurality of central processing units (CPUs) and can integrally control a plurality of channel devices (CBs). ), when input/output commands are received simultaneously from the plurality of central processing units (CPUs), the input/output commands from the central processing unit f (CPU) with the highest priority are sent to the channel processing unit (CHP). If the input/output command cannot be executed immediately due to the state of the command, the request for the input/output command is changed to the lowest priority and temporarily put on hold, and other processing is performed.
本発明は、複数個の中央処理装置（ＣＰＵ）からの命令
の受け付けが可能で、複数個のチャネル装置（ＣＨ）を
統合的に制御することができるチャネル処理装置（ＣＨ
Ｐ）において、上記チャネル装置（Ｃ１１）の状態によ
り、複数個の中央処理装置（ＣＰＵ）間のプライオリテ
ィを動的に変更するチャネル処理方式に関する。The present invention provides a channel processing device (CH) capable of receiving instructions from a plurality of central processing units (CPUs) and capable of integrally controlling a plurality of channel devices (CH).
P) relates to a channel processing method that dynamically changes priorities among a plurality of central processing units (CPUs) depending on the state of the channel device (C11).
最近の計算機システムの性能の向上に伴って、チャネル
装置（Ｃ１１）に接続される入出力装置の性能との差が
大きくなる動向にある。With the recent improvement in the performance of computer systems, there is a tendency for the difference in performance between the input and output devices connected to the channel device (C11) to become larger.
一方、計算機システムを使用する各種の分野において、
処理すべきデータ量、及びデータ種別の増加に伴い、複
数個の中央処理装置（ＣＰＵ）を使用するマルチプロセ
ッサシステムの構築が盛んになってきている。On the other hand, in various fields that use computer systems,
2. Description of the Related Art As the amount of data to be processed and the types of data increase, construction of multiprocessor systems using a plurality of central processing units (CPUs) has become popular.
このような場合、複数個のチャネル装置（ＣＨ）と。In such a case, multiple channel devices (CH).
中央処理装置（ＣＰＵ）とを、１個のチャネル処理装置
（ＣＨＰ）が制御する形態をとる。又、上記入出力装置
に対応して設けられているサブチャネルも、中央処理装
置（ＣＰＵ）でのオーバヘッドを削減させる目的で、主
記憶装置に設けられるようになってきている為、各中央
処理装置（ＣＰＵ）とチャネル装置（ＣＨ）との間で、
該サブチャネルを共有する形となる。The central processing unit (CPU) is controlled by one channel processing unit (CHP). In addition, the subchannels provided corresponding to the above input/output devices are also being provided in the main storage device for the purpose of reducing overhead in the central processing unit (CPU), so each central processing unit Between the device (CPU) and the channel device (CH),
This sub-channel is shared.
従って、ある中央処理装置（ＣＰＵ）、或いはチャネル
装置（ＣＨ）からのサブチャネルアクセスにより、該サ
ブチャネル領域がロックされている場合があり、別の中
央処理装置（ＣＰ［Ｉ）からの入出力命令の発行により
、チャネル処理装置（ＣＩＩＰ）が該入出力命令に対応
するサブチャネルをアクセスしようとしても、上記のロ
ック機構によりアクセスができない為、該中央処理装置
（ＣＰＵ）からの入出力命令の処理が待たされる場合が
発生する。Therefore, the subchannel area may be locked due to subchannel access from a certain central processing unit (CPU) or channel device (CH), and input/output from another central processing unit (CP[I) Even if the channel processing unit (CIIP) tries to access the subchannel corresponding to the input/output instruction by issuing the instruction, the above locking mechanism prevents the access, so the input/output instruction from the central processing unit (CPU) cannot be accessed. Processing may have to wait.
又、該入出力命令の発行が行われても、チャネル装置（
Ｃａｌ）側の状態により、該入出力命令の実行が待たさ
れる場合がある。Furthermore, even if the input/output command is issued, the channel device (
Execution of the input/output instruction may be delayed depending on the status of the input/output instruction (Cal) side.
このような時、高性能な中央処理装置（ＣＰ［Ｉ）を長
時間保留することは、該計算機システムのスループット
を著しく低下させることになり得策ではない。In such a case, it is not a good idea to put the high-performance central processing unit (CP[I) on hold for a long time because it will significantly reduce the throughput of the computer system.
このような事情から、処理能力の高い中央処理装置（Ｃ
ＰＵ）を効率的に稼働させるチャネル処理方式が待たれ
ていた。Due to these circumstances, central processing units (C
A channel processing method has been awaited to efficiently operate the PU.
第３図は従来技術によるチャネル処理装置（ＣＨＰ）に
おける入出力処理部は付は部をブロック図で示したもの
で、図示していない中央処理装置（ＣＰＩＩ）から入出
力命令が発行されると、汎用バス（ＧＰ−ＢＵＳ）に該
入出力命令の「ＯＰコード」、及びオペランドが乗せら
れ、ＣＰＵ Ｎｌレジスタ２０に、当該中央処理装置（
ＣＰＵ）の阻がセットされる。FIG. 3 is a block diagram showing the input/output processing section in a channel processing unit (CHP) according to the prior art. , the "OP code" and operand of the input/output instruction are carried on the general-purpose bus (GP-BUS), and the CPU Nl register 20 is loaded with the "OP code" and the operand of the input/output instruction.
CPU) is set.
その後、ＯＰバリッド信号がＯＰバリッドビット（ＯＰ
−Ｖ） ２１にセットされると、デマルチプレクサ（Ｄ
ＭＰＸ） １がアクセスされて、該当するＣＰ［Ｉスタ
ック（ＣＰＵＯ〜ＣＰＵＩ） ３に汎用バス（ＧＰ−Ｂ
ｕｓ）の内容がセットされ、スタックバリッド（Ｖ）の
フリップフロップが“オン” となる。After that, the OP valid signal is set to the OP valid bit (OP
-V) When set to 21, the demultiplexer (D
MPX) 1 is accessed and the general bus (GP-B
The contents of us) are set, and the stack valid (V) flip-flop is turned on.
各ＣＰＵスタック３の上記スタックバリッド（Ｖ）ビッ
トは、プライオリティ制御部（Ｐ−ＣＴＬ） ４に集め
られ、プライオリティがとられた後、ｃｐｕ ＋レジス
タ５に、最もプライオリティの高いＣＰＬＩ ＮＩＬ。The stack valid (V) bits of each CPU stack 3 are collected in a priority control unit (P-CTL) 4, and after the priority is taken, the highest priority CPLI NIL is stored in the CPU + register 5.
及びバリッドピッＩ−（Ｖ）がセットされ、入出力制御
部に伝達されると共に、マルチプレクサ（ＭＰＸ）６を
制御して、最もプライオリティの高いＣＰＵスタック３
の内容（ＯＰコード、オペランド）を入出力処理部に送
出する。and valid pitch I-(V) are set and transmitted to the input/output control unit, and also controls the multiplexer (MPX) 6 to select the CPU stack 3 with the highest priority.
The contents (OP code, operand) are sent to the input/output processing section.
該入出力処理部においては、該選択された入出力命令に
対応するチャネル装置（ＣＩ＋） （図示せず）の状態
を調べ、該入出力命令の実行が直ちにできない場合には
、
■当該チャネル装置（ＣＩ）が命令実行可能となる迄、
その侭待つか。The input/output processing unit checks the status of the channel device (CI+) (not shown) corresponding to the selected input/output command, and if the input/output command cannot be executed immediately, Until (CI) is able to execute instructions,
Shall we wait?
■該選択された中央処理装置（ＣＰＵ）のプライオリテ
ィはその侭にして、他の処理、例えば、他のチャネル装
置（ＣＨ）からの、転送割り込み、終結割り込み、或い
は非同期割り込みの処理を行っていた。■The priority of the selected central processing unit (CPU) was set aside while processing other processes, such as transfer interrupts, termination interrupts, or asynchronous interrupts from other channel devices (CH). .
勿論、入出力処理部において、ある中央処理袋
置（ＣＰＵ）から発行された入出力命令が実行された場
合には、スタックリセット指示が発行され、上記ＣＰＵ
スタック３の内、全実行が完了した入出力命令に対応す
るバリッドピット（Ｖ ）がリセットされる。Of course, in the input/output processing section, a certain central processing bag
When an input/output instruction issued from the device (CPU) is executed, a stack reset instruction is issued and the CPU
In the stack 3, valid pits (V) corresponding to input/output instructions for which all execution has been completed are reset.
従って、■の処理においては、該入出力処理の対象とな
るチャネル装置 （ＣＨ）が空く迄、他のチャネル装置
（ＣＨ）からの割り込み処理、及び他の中央処理装置（
ＣＰＵ）からの入出力命令の処理が待たされる為、チャ
ネル処理装置（ＣＨＰ）の使用効率が極めて悪くなると
云う問題があった。Therefore, in the process (2), interrupt processing from other channel devices (CH) and other central processing units (
Since the processing of input/output commands from the CPU (CPU) is made to wait, there is a problem in that the usage efficiency of the channel processing unit (CHP) becomes extremely poor.
又、■の処理においては、チャネル装置（ＣＩ＋）から
の割り込み処理は待たされないが、他の中央処理装置（
ＣＰＵ）からの入出力命令処理が待たされると云う欠点
があった。In addition, in the processing of (2), the interrupt processing from the channel device (CI+) is not made to wait, but the interrupt processing from the other central processing unit (CI+) is not made to wait.
There was a drawback that input/output command processing from the CPU (CPU) had to wait.
本発明は上記従来の欠点に鑑み、チャネル処理装置（Ｃ
Ｉ（Ｐ）において、ある中央処理装置（ｃｐｕ）からの
入出力命令を受け付け、チャネル装置（ＣＨ）の状態に
より、該入出力命令を実行できない場合、該受け付けた
入出力命令のプライオリティを変更して、チャネル処理
装置（ＣＨＰ）の使用効率を飛躍的に向上させる方法を
提供することを目的とするものである。In view of the above-mentioned conventional drawbacks, the present invention provides a channel processing device (C
In the I(P), when an input/output command is received from a certain central processing unit (CPU) and the input/output command cannot be executed due to the state of the channel device (CH), the priority of the received input/output command is changed. Therefore, it is an object of the present invention to provide a method for dramatically improving the usage efficiency of a channel processing device (CHP).
第１図は本発明のプライオリティ制御部（Ｐ−ＣＴＬ）
４の原理ブロック図であって、本チャネル処理゛装置（
ＣＯＰ）に設けられているＣＰＵスタック３の内容（Ｃ
ＰＬＩ Ｉｔ、 スタックバリッド（Ｖ））を、ＣＰＵ
阻順にラウンドーロビン方式によって検索し、スタック
バリッド（Ｖ ）が′１゛の中央処理装置（ＣＰＵ）を
選択する為のポインタ４１ と、該ポインタ４１の値が
指定するＣＰＵスタック３の内容を選択するプライオリ
ティ決定回路４２が設けられている。Figure 1 shows the priority control unit (P-CTL) of the present invention.
4 is a principle block diagram of the present channel processing device (
The contents of the CPU stack 3 (COP) provided in the CPU stack 3 (COP)
PLI It, stack valid (V)), CPU
A pointer 41 for selecting a central processing unit (CPU) with a stack valid (V) of '1'' is selected by searching in the round-robin method in order of failure, and the contents of the CPU stack 3 specified by the value of the pointer 41 are selected. A priority determination circuit 42 is provided.
本プライオリティ制御部（Ｐ−ＣＴＬ）においては、入
出力処理部より、スタックリセット指示が発行されると
、当該ＣＰＵスタック３の、全実行が完了した入出力命
令に対応するスタックバリ７ド（Ｖ）が無効化されると
共に、上記ポインタ４１が、次のスタックバリッド（Ｖ
）が出て来る迄ブツシュされる。In this priority control unit (P-CTL), when a stack reset instruction is issued from the input/output processing unit, the stack validator (V ) is invalidated, and the pointer 41 is set to the next stack valid (V
) until it appears.
又、該入出力処理部より、プライオリティ変更指示が発
行されると、上記ＣＰｕスタック３の内容は保留された
侭、上記ポインタ４１が、次のスタックバリッド（Ｖ）
が出てくる迄ブツシュされる。Further, when a priority change instruction is issued from the input/output processing unit, the contents of the CPU stack 3 are suspended, and the pointer 41 is set to the next stack valid (V).
It will be criticized until it appears.
このようにして、ＣＰＵスタック３にセットされている
入出力命令に対するプライオリティを、動的に変更する
ことができる。In this way, the priority of input/output instructions set in the CPU stack 3 can be dynamically changed.
即ち、本発明によれば、チャネル処理装置（ＣＨＰ）は
、中央処理装置（ＣＰＵ）からの入出力命令を受け付け
、チャネル装置（ＣＨ）の状態により、該入出力命令を
直ちに実行できない場合には、該入出力命令要求を、プ
ライオリティ変更指示により、最下位プライオリティと
して、一旦保留し、他の処理を行う。That is, according to the present invention, a channel processing unit (CHP) receives an input/output command from a central processing unit (CPU), and if the input/output command cannot be executed immediately due to the state of the channel unit (CH), , the input/output command request is temporarily suspended as the lowest priority according to a priority change instruction, and other processing is performed.
その時、チャネル装置（ＣＨ）からの処理要求があれば
、その処理を行い、他の中央処理装置（ＣＰＵ）からの
入出力命令処理要求があれば、新たにプライオリティが
とられた中央処理装置（ＣＰＵ）の入出力命令の処理を
行うように機能する。At that time, if there is a processing request from the channel device (CH), that processing will be performed, and if there is an input/output instruction processing request from another central processing unit (CPU), the central processing unit (CPU) with new priority will be It functions to process input/output instructions of the CPU.
この結果、チャネル処理装置（ＣＨＰ）の利用効率が飛
躍的に向上すると共に、他の装置の待ち時間が大幅に減
少する効果がある。As a result, the utilization efficiency of the channel processing device (CHP) is dramatically improved, and the waiting time of other devices is significantly reduced.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例をブロック図で示したもので
、第３図と同じ符号は同じ対象物を示しており、プライ
オリティ制御部（Ｐ−ＣＴＬ） ４’が本発明を実施す
るのに必要な機能ブロックである。FIG. 2 is a block diagram showing an embodiment of the present invention, in which the same reference numerals as in FIG. 3 indicate the same objects, and a priority control unit (P-CTL) 4' implements the present invention. It is a necessary functional block.
本発明を実施しても、中央処理装置（ｃｐｕ）から入出
力命令が発行され、ＣＰＵスタック３にセットされると
、プライオリティ制御部（Ｐ−ＣＴＩ、）４”において
、プライオリティがとられ、その最もプライオリティの
高いＣＰＵ １ｌｋＬ、バリッドビット（Ｖ ）がｃｐ
ｕ ＋’ｔレジスタ５にセットされ、当８亥ｃｐｕ １
１ｈに対応する入出力命令が入出力処理部に送出される
迄の動作は、第３図で説明した動作と同じであるので省
略し、ここでは本発明の主眼となるプライオリティ変更
動作を中心に、第１図を参照しながら以下に説明する。Even if the present invention is implemented, when an input/output command is issued from the central processing unit (CPU) and set in the CPU stack 3, the priority control unit (P-CTI, ) 4'' takes the priority and Highest priority CPU 1lkL, valid bit (V) is cp
u+'t is set in register 5, and the CPU 1
The operation until the input/output command corresponding to 1h is sent to the input/output processing unit is the same as the operation explained in FIG. , will be explained below with reference to FIG.
本発明を実施したチャネル処理装置（ＣＨＰ）の入出力
処理部においては、当該入出力命令の実行ができるかど
うかを、該入出力命令が指定するチャネル装置（ＣＨ）
（図示せず）の状態を見て判断し、直ちに該入出力命
令の実行ができないと認識された時には、該入出力処理
部から「プライオリティ変更指示」が出力される。In the input/output processing unit of the channel processing device (CHP) implementing the present invention, the channel device (CH) specified by the input/output instruction specifies whether or not the input/output instruction can be executed.
(not shown), and when it is recognized that the input/output command cannot be executed immediately, a "priority change instruction" is output from the input/output processing section.
プライオリティ制御部ＣＰ−ＣＴＬ） ４’においては
、ＣＰＵスタック３の内容はその侭にして、該プライオ
リティ回路のポインタ４１の値を、次のスタックバリッ
ド（Ｖ ）が出てくる迄、ラウンドーロビン方式でブツ
シュする。In the priority control unit CP-CTL) 4', the contents of the CPU stack 3 are left untouched, and the value of the pointer 41 of the priority circuit is changed in a round-robin manner until the next stack valid (V) appears. I'm going to shout at you.
その結果、現在実行ができない入出力命令の要求は最下
位のプライオリティとなり、上記ポインタ４１によって
、次に選択されたＣＰＵ１１ｋＬが最も高いプライオリ
ティとして、プライオリティ決定回路４２テ選択され、
ＣＰｕＮＩＩＬレジスタ５に、そのｃｐｕｌＩｋｌと、
スタックバリッド（Ｖ）がセットされ、入出力処理部に
伝達されると共に、マルチプレクサ（ＭＰＸ） ６を制
御して、当該新たな中央処理装置（ＣＰＵ）からの入出
力命令（ＯＰコード、オペランド）を入出力処理部に送
出する。As a result, the request for the input/output instruction that cannot be executed at present becomes the lowest priority, and the next selected CPU 11kL is selected by the priority determination circuit 42 as the highest priority by the pointer 41,
In CPUNIIL register 5, its cpulIkl and
The stack valid (V) is set and transmitted to the input/output processing unit, and the multiplexer (MPX) 6 is controlled to receive the input/output command (OP code, operand) from the new central processing unit (CPU). Send to the input/output processing section.
該新たに選択された入出力命令の実行が、入出力処理部
（図示せず）において完了すると、該入出力処理部より
「スタックリセット指示」が発行される。When execution of the newly selected input/output instruction is completed in the input/output processing section (not shown), a "stack reset instruction" is issued from the input/output processing section.
この場合には、ＣＰＵスタック３の、全処理された入出
力命令に対応するスタックバリッド（ｖ）がリセットさ
れると共に、プライオリティ制御部（Ｐ−ＣＴＬ）
４“ のポインタ４１は、次のスタックバリッド（Ｖ
）が出てくる迄ブツシュされる。In this case, the stack valid (v) corresponding to all processed input/output instructions of the CPU stack 3 is reset, and the priority control unit (P-CTL)
4" pointer 41 indicates the next stack valid (V
) until it appears.
このようにして、本発明においては、チャネル装置（Ｃ
Ｈ）の状態により、入出力処理部で実行するｃｐｕ ｖ
が動的に変更されるので、チャネル処理装置（ＣＨＰ）
の使用効率を著しく向上させることができると云う特徴
がある。In this way, in the present invention, the channel device (C
Depending on the state of H), the CPU v executed in the input/output processing section
The channel processing unit (CHP)
It has the characteristic that it can significantly improve the usage efficiency of.
尚、上記、入出力処理部においては、新たな中央処理装
置（ＣＰＵ）からの入出力命令の発行がないか、或いは
中央処理装置（ＣＰＵ）からの入出力命令の実行要求が
あっても、他のチャネル装置（Ｃ１１）からのデータ転
送の為の緊急割り込み要求等があると、該チャネル装置
（Ｃ）ｌ）からの割り込み処理を行うように動作するこ
とは云う迄もないことである。Furthermore, in the input/output processing section mentioned above, even if no new input/output command is issued from the central processing unit (CPU) or even if there is a request to execute an input/output command from the central processing unit (CPU), It goes without saying that when there is an emergency interrupt request for data transfer from another channel device (C11), the channel device (C11) operates to handle the interrupt from that channel device (C11).
以上、詳細に説明したように、本発明のチャネル処理方
式は、中央処理装置（ＣＰＵ）から入出力命令を受け付
けたチャネル処理装置（ＣＨＰ）において、チャネル装
置（Ｃ）ｌ）の状態により、該受け付けた入出力命令が
実行できない時、プライオリティ制御部（Ｐ−ＣＴＬ）
において、該受け付けた入出力命令の要求を最下位のプ
ライオリティにして、一旦保留し、他の中央処理装置（
ＣＰＵ）からの入出力命令の実行プライオリティを上げ
るようにしたものであるので、チャネル処理装置（ＣＩ
ＩＰ）の使用効率を飛躍的に向上させると共に、他の装
置め待ち時間を大幅に減少させる効果がある。As explained above in detail, the channel processing method of the present invention is based on the state of the channel device (C) in the channel processing device (CHP) that receives an input/output command from the central processing unit (CPU). When the received input/output command cannot be executed, the priority control unit (P-CTL)
, the received input/output command request is given the lowest priority, temporarily put on hold, and sent to other central processing units (
It is designed to raise the execution priority of input/output instructions from the channel processing unit (CPU).
This has the effect of dramatically improving the usage efficiency of IP (IP) and significantly reducing the waiting time for other devices.
第１図は本発明のプライオリティ制御部（Ｐ−ＣＴＬ）
の原理ブロック図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は従来技術による人出力命令受け付は部をブロッ
ク図で示した図。
である。
図面において、
１はデマルチプレクサ（口ＭＰＸ） 。
３はＣＰＵスタック。
４．４゛はプライオリティ制御部（Ｐ−ＣＴＬ） 。
５はＣＰＵ隘レジスタ。
６はマルチプレクサ（ＭＰＸ ） 。
４１はポインタ。
４２はプライオリティ決定回路。Figure 1 shows the priority control unit (P-CTL) of the present invention.
Principle block diagram. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 3 is a block diagram showing a human output command reception unit according to the prior art. It is. In the drawing, 1 is a demultiplexer (MPX). 3 is the CPU stack. 4.4' is a priority control unit (P-CTL). 5 is the CPU register. 6 is a multiplexer (MPX). 41 is a pointer. 42 is a priority determining circuit.
Claims (1)
が可能で、複数個のチャネル装置（ＣＨ）を統合的に制
御することができるチャネル処理装置（ＣＨＰ）におい
て、 上記複数個の中央処理装置（ＣＰＵ）から同時に入出力
命令が発行された場合に、該複数個の中央処理装置（Ｃ
ＰＵ）間のプライオリティを決定する回路（４２）と、 該複数個の中央処理装置（ＣＰＵ）からの要求を一時保
留し、上記プライオリティを取り直す回路（４１）とを
設け、 上記チャネル装置（ＣＨ）の状態により、上記プライオ
リティを動的に変更するように制御することを特徴とす
るチャネル処理方式。[Scope of Claims] A channel processing device (CHP) capable of accepting instructions from a plurality of central processing units (CPUs) and capable of integrally controlling a plurality of channel devices (CH), comprising: When input/output commands are issued simultaneously from multiple central processing units (CPUs), the multiple central processing units (CPUs)
the channel device (CH); A channel processing method characterized in that the priority is controlled to be dynamically changed depending on the state of the channel processing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044096A JPS61202258A (en) | 1985-03-06 | 1985-03-06 | Channel processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044096A JPS61202258A (en) | 1985-03-06 | 1985-03-06 | Channel processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202258A true JPS61202258A (en) | 1986-09-08 |
| JPH0544696B2 JPH0544696B2 (en) | 1993-07-07 |
Family
ID=12682085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044096A Granted JPS61202258A (en) | 1985-03-06 | 1985-03-06 | Channel processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202258A (en) |
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| JPS6457351A (en) * | 1987-08-27 | 1989-03-03 | Fujitsu Ltd | Processor control system |
| JPH04185020A (en) * | 1990-11-19 | 1992-07-01 | Mitsubishi Electric Corp | A-d converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544696B2 (en) | 1993-07-07 |
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