JPS61199195U - - Google Patents

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JPS61199195U
JPS61199195U JP8238885U JP8238885U JPS61199195U JP S61199195 U JPS61199195 U JP S61199195U JP 8238885 U JP8238885 U JP 8238885U JP 8238885 U JP8238885 U JP 8238885U JP S61199195 U JPS61199195 U JP S61199195U
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memory
circuit
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binary counter
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JP8238885U
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  • Control Of Ac Motors In General (AREA)

Description

【図面の簡単な説明】
第１図は本考案の実施例を示すブロツク図、第
２図は第１図の各部の動作波形を示す図、第３図
は従来例を示すブロツク図、第４図は第３図の各
部の動作波形を示す図、第５図は第１図および第
３図の一致照合回路の詳細ブロツク図、第６図は
カウンタ出力とその時々のメモリに格納されてい
る半サイクルのＰＷＭパルスパターンのパルス列
の立上り時点および立下り時点データとの関係を
示す図、第７図はカウンタの出力を示す図、第８
図はカウンタ出力とその時々のメモリに格納され
ている半サイクルのＰＷＭパルスパターンのパル
ス列の立上り時点データとの関係を示す図である
。 １……メモリ、３……バイナリカウンタ、４…
…発振器、５……第１の一致照合回路、６……第
２の一致照合回路、７……フリツプフロツプ、８
，９，１０……第１のＮＯＴ回路、第２のＮＯＴ
回路および第３のＮＯＴ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. パルス幅変調パルスパターンのパルス列の時間
    に関するデータを記憶するメモリと、前記メモリ
    のアドレスを指定するためのビツトパターンと前
    記時間に関するデータと同数のビツトパターンを
    出力するバイナリカウンタと、前記バイナリカウ
    ンタにクロツク信号を入力する発振器と、前記メ
    モリから読み出されるデータのビツトパターンを
    全て反転するＮＯＴ回路と、前記バイナリカウン
    タから出力される前記時間に関するデータと同数
    ビツトのビツトパターン出力と前記メモリからの
    出力とを入力とする第１の一致照合回路と、前記
    バイナリカウンタから出力される前記時間に関す
    るデータと同数ビツトのビツトパターン出力と前
    記ＮＯＴ回路の出力とを入力する第２の一致照合
    回路と、前記第１の一致照合回路の出力と前記第
    ２の一致照合回路の出力とを各々入力するフリツ
    プフロツプとを具備したパルス幅変調インバータ
    の制御装置。
JP8238885U 1985-05-30 1985-05-30 Expired - Lifetime JPH055836Y2 (ja)

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JP8238885U JPH055836Y2 (ja) 1985-05-30 1985-05-30

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JP8238885U JPH055836Y2 (ja) 1985-05-30 1985-05-30

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Publication Number Publication Date
JPS61199195U true JPS61199195U (ja) 1986-12-12
JPH055836Y2 JPH055836Y2 (ja) 1993-02-16

Family

ID=30630059

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JP8238885U Expired - Lifetime JPH055836Y2 (ja) 1985-05-30 1985-05-30

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