JPS58103584U - ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 - Google Patents

ゲ−トタ−ンオフサイリスタのゲ−ト制御回路

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Publication number
JPS58103584U
JPS58103584U JP74982U JP74982U JPS58103584U JP S58103584 U JPS58103584 U JP S58103584U JP 74982 U JP74982 U JP 74982U JP 74982 U JP74982 U JP 74982U JP S58103584 U JPS58103584 U JP S58103584U
Authority
JP
Japan
Prior art keywords
gate
thyristor
gate turn
turn
control circuit
Prior art date
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Pending
Application number
JP74982U
Other languages
English (en)
Inventor
昌克 野村
Original Assignee
株式会社明電舎
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Filing date
Publication date
Application filed by 株式会社明電舎 filed Critical 株式会社明電舎
Priority to JP74982U priority Critical patent/JPS58103584U/ja
Publication of JPS58103584U publication Critical patent/JPS58103584U/ja
Pending legal-status Critical Current

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Landscapes

  • Power Conversion In General (AREA)
  • Thyristor Switches And Gates (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案の一実施例を示す回路図、第2図は第1
図の動作タイムチャートである。 1.2,3.4・・・・;−GTOサイリスタ、5,6
゜7.8・・・・・・ゲート回路、10・・・・・・制
御回路、11゜12.13.14・・・・・・D型フリ
ップフロップ、15・・・・・・パルス発生回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. ゲートターンオフサイリスタのゲート制御信号をデータ
    入力端子の入力とし、共通のパルス発生回路の出力パル
    スをクロック入力端子のクロック入力とし、出力端子に
    ゲートターンオフサイリスタのゲート信号出力を得るD
    型フリップフロップをゲートターンオフサイリスタ毎に
    設け、上記パルス発生回路の出力パルス周期でゲートタ
    ーンオフサイリスタの最低オン時間及びオフ時間を確保
    することを特徴とするゲートターンオフサイリスタのゲ
    ート制御回路。
JP74982U 1982-01-07 1982-01-07 ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 Pending JPS58103584U (ja)

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JP74982U JPS58103584U (ja) 1982-01-07 1982-01-07 ゲ−トタ−ンオフサイリスタのゲ−ト制御回路

Applications Claiming Priority (1)

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JP74982U JPS58103584U (ja) 1982-01-07 1982-01-07 ゲ−トタ−ンオフサイリスタのゲ−ト制御回路

Publications (1)

Publication Number Publication Date
JPS58103584U true JPS58103584U (ja) 1983-07-14

Family

ID=30013808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP74982U Pending JPS58103584U (ja) 1982-01-07 1982-01-07 ゲ−トタ−ンオフサイリスタのゲ−ト制御回路

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