JPS61198921A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- JPS61198921A JPS61198921A JP3916885A JP3916885A JPS61198921A JP S61198921 A JPS61198921 A JP S61198921A JP 3916885 A JP3916885 A JP 3916885A JP 3916885 A JP3916885 A JP 3916885A JP S61198921 A JPS61198921 A JP S61198921A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ−ディジタル変換器に関する。
第１図（ａ）は従来のＡ／Ｄ（アナログ−ディジタル）
変換器を示す回路図である。以下に動作を簡単に説明す
る。端子１に入力されたアナログ信号はバッファ３を介
してスイッチ４＆Ｃ入力される。
変換器を示す回路図である。以下に動作を簡単に説明す
る。端子１に入力されたアナログ信号はバッファ３を介
してスイッチ４＆Ｃ入力される。
スイッチ４はクロックφｌが高レベルの時に閉じる。こ
のとき、スイッチＳＷｌ、８Ｗ６は全て接地点８狽ＩＪ
Ｋ接続されている。従って、それぞれ容量値Ｃｕ〜３２
Ｃｕを有するキャノくシタ５１〜５６には入力信号の電
圧に相当する電荷が保持される。次に１スイツチ４が開
かれ、第１図Φ）のタイミングチャートに示す区間ａで
ＳＷ６が基準電圧Ｖｒｅｆ Ｋ接続される。入力信号電
圧ＸがＶｒｅｆ／２より大きいときには比較器９の出力
が高電位レベルになり、Ｖｒｅｆン２よシ小さいときＫ
は低電位レベルになる。この比較器９の出力が７リツプ
７０ツブ１０でサンプルされ、このクリップ７０ツブ１
０から２進符号が出力される。以下同様に、スイッチＳ
ＷＳ、 スイッチＳＷ４． ・・・、スイッチＳＷ
ｒが基準電圧Ｖｒｅｆに接続されて同様の比較が行゛わ
れる。全ての重み（全てのＳＷ１〜５ｗ６）に対して比
較動作を終えた段階で、２進符号発生回路１１の出力Ｅ
Ｘに対応する２進符号が得られる。
のとき、スイッチＳＷｌ、８Ｗ６は全て接地点８狽ＩＪ
Ｋ接続されている。従って、それぞれ容量値Ｃｕ〜３２
Ｃｕを有するキャノくシタ５１〜５６には入力信号の電
圧に相当する電荷が保持される。次に１スイツチ４が開
かれ、第１図Φ）のタイミングチャートに示す区間ａで
ＳＷ６が基準電圧Ｖｒｅｆ Ｋ接続される。入力信号電
圧ＸがＶｒｅｆ／２より大きいときには比較器９の出力
が高電位レベルになり、Ｖｒｅｆン２よシ小さいときＫ
は低電位レベルになる。この比較器９の出力が７リツプ
７０ツブ１０でサンプルされ、このクリップ７０ツブ１
０から２進符号が出力される。以下同様に、スイッチＳ
ＷＳ、 スイッチＳＷ４． ・・・、スイッチＳＷ
ｒが基準電圧Ｖｒｅｆに接続されて同様の比較が行゛わ
れる。全ての重み（全てのＳＷ１〜５ｗ６）に対して比
較動作を終えた段階で、２進符号発生回路１１の出力Ｅ
Ｘに対応する２進符号が得られる。
このような変換器において、最も時定数の長い状態はＳ
Ｗ １． Ｓ Ｗ ６が全て基準電圧Ｖｒｅ ｆに接
続されたときであり、スイッチのオン抵抗と各キャパシ
タ５１〜５６の容量値Ｃｕ〜３２Ｃｕ とからなるＣ几
で時定数が決まる。特に１分解能がｌＯビット程度のと
きには、最大の容量値を有するキャパシタの容量値はＬ
Ｏ２４Ｃｕにもなり、このため、変換時間が長くなる。
Ｗ １． Ｓ Ｗ ６が全て基準電圧Ｖｒｅ ｆに接
続されたときであり、スイッチのオン抵抗と各キャパシ
タ５１〜５６の容量値Ｃｕ〜３２Ｃｕ とからなるＣ几
で時定数が決まる。特に１分解能がｌＯビット程度のと
きには、最大の容量値を有するキャパシタの容量値はＬ
Ｏ２４Ｃｕにもなり、このため、変換時間が長くなる。
すなわち、スイッチの開閉による比較器９の出力の立上
シ時間をτとし、分解能をｎビットとしたときには、ｎ
τ十ａ秒の変換時間が必要である。ここで、Ｇは出力信
号および入力信号の蓄積に要する時間である。
シ時間をτとし、分解能をｎビットとしたときには、ｎ
τ十ａ秒の変換時間が必要である。ここで、Ｇは出力信
号および入力信号の蓄積に要する時間である。
通常、ｎが大きくなるにつれてτも大きくなるため、こ
のような従来の変換器は高速のＡ／Ｄ変換には適さない
。また、キャパシタが占めるＭＯＳ・ＩＣチップ上の面
積も大きくな、ＩＣチップの小形化を達成できない。
のような従来の変換器は高速のＡ／Ｄ変換には適さない
。また、キャパシタが占めるＭＯＳ・ＩＣチップ上の面
積も大きくな、ＩＣチップの小形化を達成できない。
本発明の目的は上述の欠点を除去したＡ／Ｄ変換器を提
供することにある。
供することにある。
本発明の変換器は、複数のキャパシタと予め定めたクロ
ック周期で開閉する複数のスイッチと少なくとも１つの
演算増幅回路とを有し第１２よび第２の入力信号のアナ
ログ加算を行なうスイッチトキャパシタ加算手段と、前
記クロック周期毎に該加算手段から得られる加算結果が
予め定めた値未満であるときおよび予め定めた値以上で
あるときそれぞれ予め定めた第１および第２の出力信号
を前記クロック周期毎に出力する比較手段とをそれぞれ
有するＭ（２以上の隻数）個の回路ブロックと；第ｉ（
ｒ以上（Ｍ−１）以下の隻数）番目の前記ブロックの前
記加算手段の加算結果を第（１＋１ ）番目の前記ブロ
ックの前記加算手段の前記第１の入力信号として供給す
るだめの伝送手段と；第１番目の前記ブロックの前記比
較手段からの前記第１または第２の出力信号に応答して
それぞれ予め定めた第１または第２の基準信号を第（ｉ
＋１）番目の前記ブロックの前記加算手段の前記第２の
入力信号として供給するだめの基準信号供給手段とを備
え、第１番目の前記ブロックに前記第１の入力信号とし
て与えられる入力アナログ信号に対する２進符号化信号
を前記各ブロックの前記比較手段から得る。
ック周期で開閉する複数のスイッチと少なくとも１つの
演算増幅回路とを有し第１２よび第２の入力信号のアナ
ログ加算を行なうスイッチトキャパシタ加算手段と、前
記クロック周期毎に該加算手段から得られる加算結果が
予め定めた値未満であるときおよび予め定めた値以上で
あるときそれぞれ予め定めた第１および第２の出力信号
を前記クロック周期毎に出力する比較手段とをそれぞれ
有するＭ（２以上の隻数）個の回路ブロックと；第ｉ（
ｒ以上（Ｍ−１）以下の隻数）番目の前記ブロックの前
記加算手段の加算結果を第（１＋１ ）番目の前記ブロ
ックの前記加算手段の前記第１の入力信号として供給す
るだめの伝送手段と；第１番目の前記ブロックの前記比
較手段からの前記第１または第２の出力信号に応答して
それぞれ予め定めた第１または第２の基準信号を第（ｉ
＋１）番目の前記ブロックの前記加算手段の前記第２の
入力信号として供給するだめの基準信号供給手段とを備
え、第１番目の前記ブロックに前記第１の入力信号とし
て与えられる入力アナログ信号に対する２進符号化信号
を前記各ブロックの前記比較手段から得る。
次に本発明について図面を参照して詳細に説明する。
第２図を参照すると、本発明の一実施例は、複数のキャ
パシタと予め定めたクロック周期で開閉する複数のスイ
ッチと演算増幅回路１０００ とを有し第１ｓ？よび
第２の入力信号のアナログ加算を行なうスイッチトキャ
パシタ加算部と、前記クロック周期毎に該加算部から得
られる加算結果が予め定めた値未満であるときおよび予
め定めた値以上であるときそれぞれ予め定めた第１およ
び第２の出力信号を前記クロック周期毎に出力する比較
部とをそれぞれ有する６個の回路ブロック１００゜２０
０，３００，４００．５００および６００と：第五（１
以上５以下の整数）番目の前記ブロックの前記加算部の
加算結果を第（ｉ＋１）番目の前記ブロックの前記加算
部の前記第１の入力信号として供給する丸めの信号線と
；第１番目の前記ブロックの前記比較部からの前記第１
ま九は第２の出力信号に応答してそれぞれ第１または第
２の基準信号を第（ｉ＋１）番目の前記ブロックの前記
加算手段の前記第２の入力信号として供給するための基
準信号供給部７００とを備えている。
パシタと予め定めたクロック周期で開閉する複数のスイ
ッチと演算増幅回路１０００ とを有し第１ｓ？よび
第２の入力信号のアナログ加算を行なうスイッチトキャ
パシタ加算部と、前記クロック周期毎に該加算部から得
られる加算結果が予め定めた値未満であるときおよび予
め定めた値以上であるときそれぞれ予め定めた第１およ
び第２の出力信号を前記クロック周期毎に出力する比較
部とをそれぞれ有する６個の回路ブロック１００゜２０
０，３００，４００．５００および６００と：第五（１
以上５以下の整数）番目の前記ブロックの前記加算部の
加算結果を第（ｉ＋１）番目の前記ブロックの前記加算
部の前記第１の入力信号として供給する丸めの信号線と
；第１番目の前記ブロックの前記比較部からの前記第１
ま九は第２の出力信号に応答してそれぞれ第１または第
２の基準信号を第（ｉ＋１）番目の前記ブロックの前記
加算手段の前記第２の入力信号として供給するための基
準信号供給部７００とを備えている。
図Ｋｌいて、クロック信号φｌを供給されるスイッチは
信号φｌが高レベルのとき閉じ、低レベルのとき開く。
信号φｌが高レベルのとき閉じ、低レベルのとき開く。
また、クロック信号φ２を供給されるスイッチも同様に
信号φ２により開閉が制御される。信号φ１およびφ２
を第３図に示す。クロック信号φ１０およびφ２ｏは第
４図に示すクロック発生回路によりクロック信号φｌお
よびφ２と比較部の７リツプフロツプの出力とから生成
され、対応するスイッチに供給される。この回路はフリ
ップフロップ２４の出力が高レベル（論理ｕ ｌＩｆ
＞のときφ１０”φ２かっφ２ｏ＝φ１となシ、フリッ
プフロップの出力が低レベル（論理ｎｏｌ＋）のときφ
ｌａ＝φｌかつφ２ｏ＝φ２ となる。また、各ブロッ
クの比較部は比較器２３と７リツプフロソブ２４とから
構成される。
信号φ２により開閉が制御される。信号φ１およびφ２
を第３図に示す。クロック信号φ１０およびφ２ｏは第
４図に示すクロック発生回路によりクロック信号φｌお
よびφ２と比較部の７リツプフロツプの出力とから生成
され、対応するスイッチに供給される。この回路はフリ
ップフロップ２４の出力が高レベル（論理ｕ ｌＩｆ
＞のときφ１０”φ２かっφ２ｏ＝φ１となシ、フリッ
プフロップの出力が低レベル（論理ｎｏｌ＋）のときφ
ｌａ＝φｌかつφ２ｏ＝φ２ となる。また、各ブロッ
クの比較部は比較器２３と７リツプフロソブ２４とから
構成される。
第５図は第２図に示した２進符号発生回路５の詳細を示
す。図において、７リツプ７０ツブ５０１はクロック信
号φｌの立下りでその入力をサンプリングし、フリップ
フロップ５０２はクロック信号φ２の立下シでその入力
をサンプリングする。
す。図において、７リツプ７０ツブ５０１はクロック信
号φｌの立下りでその入力をサンプリングし、フリップ
フロップ５０２はクロック信号φ２の立下シでその入力
をサンプリングする。
ｘ ｉ （ｎ）は標本時刻ｎＫおける第ｉ桁目のビット
を示す。最終段の６つの７リツプフロツプから各標本時
刻の入力サンプリングデータに対応する６ピツト並列の
ディジタルデータが順次得られる。
を示す。最終段の６つの７リツプフロツプから各標本時
刻の入力サンプリングデータに対応する６ピツト並列の
ディジタルデータが順次得られる。
次に本実施例の動作について説明する。ブロック１００
において、入力端子２２に与えられる入力データ信号Ｘ
はＯ（Ｖ）と比較される。次にブロック２００において
、データ信号Ｘはブロック１００の比較部出力に応じて
０．５（Ｖ）または−〇、５（Ｖ）と比較される。ブロ
ック３００においては、Ｘ−０，５（Ｖ）ｔりｈＸ＋
ｏ、 ５ （Ｖ）カ２倍されて、ブロック２００の比較
部出力に応じて０．５（Ｖ）マたは−０，５（Ｖ）と比
較される。以下、同様な処理が行われる。本実施例４Ｃ
ｊ？いては、ｔ＝ｎＴ（１／’ｌ’＝標本化周波数）に
おける入力サンプルデータＸ（ｎＴ）が第１番目のブロ
ックで処理されているとき、次の入力す７プルデータＸ
（（ｎ＋ｔ）Ｔｉｔ第（ｉ−１）番目のブロックで処理
することができる。すなわち、パイプライン処理が可能
であ、９．Ａ／Ｄ変換時間は入力サンプルデータがブロ
ック１００からブロック６００までの全てのブロックを
通過するのに要する時間ではなく、１つのブロックを通
過するのに要する時間となシ、高速Ａ／Ｄ変換が可能で
ある。
において、入力端子２２に与えられる入力データ信号Ｘ
はＯ（Ｖ）と比較される。次にブロック２００において
、データ信号Ｘはブロック１００の比較部出力に応じて
０．５（Ｖ）または−〇、５（Ｖ）と比較される。ブロ
ック３００においては、Ｘ−０，５（Ｖ）ｔりｈＸ＋
ｏ、 ５ （Ｖ）カ２倍されて、ブロック２００の比較
部出力に応じて０．５（Ｖ）マたは−０，５（Ｖ）と比
較される。以下、同様な処理が行われる。本実施例４Ｃ
ｊ？いては、ｔ＝ｎＴ（１／’ｌ’＝標本化周波数）に
おける入力サンプルデータＸ（ｎＴ）が第１番目のブロ
ックで処理されているとき、次の入力す７プルデータＸ
（（ｎ＋ｔ）Ｔｉｔ第（ｉ−１）番目のブロックで処理
することができる。すなわち、パイプライン処理が可能
であ、９．Ａ／Ｄ変換時間は入力サンプルデータがブロ
ック１００からブロック６００までの全てのブロックを
通過するのに要する時間ではなく、１つのブロックを通
過するのに要する時間となシ、高速Ａ／Ｄ変換が可能で
ある。
第６図に数値例を示す。例えば、ｎ＝１でＸ（Ｔ） ＝
０．７が入力され、ブロック１０ｏの比較部で０と比
較され、フリップフロップ２４がら論理ｌ１１−が出力
される。次に、ｎ＝２でブロック２００にオイて、０．
７−０．５ ＝ ０．２が加算部で求められ、これが比
較部で０と比較され、７リツグフロツプ２４から論理１
１１１′が出力される。以下、同様の動作がブロック６
００ ｔで繰り返えされる。
０．７が入力され、ブロック１０ｏの比較部で０と比
較され、フリップフロップ２４がら論理ｌ１１−が出力
される。次に、ｎ＝２でブロック２００にオイて、０．
７−０．５ ＝ ０．２が加算部で求められ、これが比
較部で０と比較され、７リツグフロツプ２４から論理１
１１１′が出力される。以下、同様の動作がブロック６
００ ｔで繰り返えされる。
上述のように＊（ｉ−１）番目のブロックの７リツプフ
ロツプ２４の出力が論理Ｉｌｌ″のときはφ１ｏ＝φ２
かつφ２Ｇ＝φ１となるので第１番目のブロックの加算
部に−０，５が基準信号供給部から供給される。逆に、
７リツプフロツプ２４の出力が論理１１Ｏ１１のときは
φ１Ｇ＝φ１がっφ２０＝φ２となるので０．５が供給
される。Ｘ （Ｔ） ＝ ０．７に対するビットパター
ンは１．１ ｏ ｉ ｔ ｏとなる。最初のビットは符
号ビットであシ正のときＫ１１負のときに０とする。こ
のビットパターンに対する１０進数は０．６８７５テロ
Ｄ誤差は０．０１２５＝２−’°３でめ９６ビツトの
分解能が得られていることが分かる。
ロツプ２４の出力が論理Ｉｌｌ″のときはφ１ｏ＝φ２
かつφ２Ｇ＝φ１となるので第１番目のブロックの加算
部に−０，５が基準信号供給部から供給される。逆に、
７リツプフロツプ２４の出力が論理１１Ｏ１１のときは
φ１Ｇ＝φ１がっφ２０＝φ２となるので０．５が供給
される。Ｘ （Ｔ） ＝ ０．７に対するビットパター
ンは１．１ ｏ ｉ ｔ ｏとなる。最初のビットは符
号ビットであシ正のときＫ１１負のときに０とする。こ
のビットパターンに対する１０進数は０．６８７５テロ
Ｄ誤差は０．０１２５＝２−’°３でめ９６ビツトの
分解能が得られていることが分かる。
Ｘ（２Ｔ）は負のデータでおるが、この場合は大きさを
表わすビットを反転する必要がおる。この操作は、２進
符号発生回路５で行われる。第６図から分かるように、
Ｘ（０）、Ｘ（Ｔ）、Ｘ（２Ｔ）に対する出力はｎ＝５
． ６． ７と連続して得られており、変換時間がほぼ
１段のブロックの応答時間で決まることが分かる。Ｘ
（ｎ Ｔ ）が入力されてからその２進符号が出力され
るまでの時間はブロックの段数×［段の応答時間となる
。
表わすビットを反転する必要がおる。この操作は、２進
符号発生回路５で行われる。第６図から分かるように、
Ｘ（０）、Ｘ（Ｔ）、Ｘ（２Ｔ）に対する出力はｎ＝５
． ６． ７と連続して得られており、変換時間がほぼ
１段のブロックの応答時間で決まることが分かる。Ｘ
（ｎ Ｔ ）が入力されてからその２進符号が出力され
るまでの時間はブロックの段数×［段の応答時間となる
。
第７図は本発明の第２の実施例を示す図であり、第２図
の各ブロックの加算部の入力に、第【の基準電圧Ｖｒｅ
ｆに接続されたスイッチＳｌと第２の基準電圧−Ｖｒｅ
ｆに接続されたスイッチＳ２とを設けた構成を有する。
の各ブロックの加算部の入力に、第【の基準電圧Ｖｒｅ
ｆに接続されたスイッチＳｌと第２の基準電圧−Ｖｒｅ
ｆに接続されたスイッチＳ２とを設けた構成を有する。
スイッチＳｌは前段の７リツプフロツプ２４の出力が論
理ｕＯ１のとき閉じて電圧Ｖｒｅｆを加算部に供給し、
スイッチＳ２はフリップフロップ２４の出力が論理″１
“のとき閉じて電圧−Ｖｒｅｆを加算部に供給する。こ
のような動作以外は第２図の第１の実施例と同様に動作
する。
理ｕＯ１のとき閉じて電圧Ｖｒｅｆを加算部に供給し、
スイッチＳ２はフリップフロップ２４の出力が論理″１
“のとき閉じて電圧−Ｖｒｅｆを加算部に供給する。こ
のような動作以外は第２図の第１の実施例と同様に動作
する。
第１および第２の実施例においては、容量比が高々【：
２でおり、単位容量として５ｐＦ程度のキャパシタを用
いても全体の容量としては従来構成に比べて大幅に低減
できる。また、演算増幅器および比較器の数は増えるが
、これによる面積の増加はキャパシタ面積の低減に比べ
れば十分に小さい。さらに、Ａ／Ｄ変換時間はｌブロン
２分の応答時間で決まり、さらに、負荷容量が小さいた
め高速変換が可能である。
２でおり、単位容量として５ｐＦ程度のキャパシタを用
いても全体の容量としては従来構成に比べて大幅に低減
できる。また、演算増幅器および比較器の数は増えるが
、これによる面積の増加はキャパシタ面積の低減に比べ
れば十分に小さい。さらに、Ａ／Ｄ変換時間はｌブロン
２分の応答時間で決まり、さらに、負荷容量が小さいた
め高速変換が可能である。
以上、本発明には、回路規模の低減およびＡ／Ｄ変換時
間の短縮を達成できるという効果がめる。
間の短縮を達成できるという効果がめる。
第１図は従来例を示す図、第２図は本発明の第【の実施
例を示す回路図、第３図はクロック信号を示す波形図、
第４図はクロック信号発生回路を示す回路図、第５図は
２進符号発生回路を示す回路図、第６図は数値例を示す
図およびＩ！７図は本発明の第２の実施例を示す回路図
である。 図において、ｌ、 ７． ８． ２１． ２２・・・
・・・端子、１００．２００，３００，４００，５００
，６００・・・・・・回路ブロック、７００・・・・・
・基準信号供給回路、５・・・・・・２進符号発生回路
、２３・・・・・・比較器、２４゜５０１．５０２・・
・・・・フリップフロップ。 、。 代理人 弁理士 内 原 晋゛、× 茅３瓢 Ｏθ・２ １４ ノｌ／ θθ ； θ、ｌ
？７オ７ ′、７ ｌ、 ｔｏｉｉθ ＝
θ、メグ７第２ −〇、Ｚ ０４θツノ′θφニア
θθ７／ ＝−１）ｌＺ、３７．３Ｊ θ、３
／、０１００１ ＝Ｄ、２８／２夕Ｖｒｅｆす
５に 茅 乙 Ｔシ］ 第７韻
例を示す回路図、第３図はクロック信号を示す波形図、
第４図はクロック信号発生回路を示す回路図、第５図は
２進符号発生回路を示す回路図、第６図は数値例を示す
図およびＩ！７図は本発明の第２の実施例を示す回路図
である。 図において、ｌ、 ７． ８． ２１． ２２・・・
・・・端子、１００．２００，３００，４００，５００
，６００・・・・・・回路ブロック、７００・・・・・
・基準信号供給回路、５・・・・・・２進符号発生回路
、２３・・・・・・比較器、２４゜５０１．５０２・・
・・・・フリップフロップ。 、。 代理人 弁理士 内 原 晋゛、× 茅３瓢 Ｏθ・２ １４ ノｌ／ θθ ； θ、ｌ
？７オ７ ′、７ ｌ、 ｔｏｉｉθ ＝
θ、メグ７第２ −〇、Ｚ ０４θツノ′θφニア
θθ７／ ＝−１）ｌＺ、３７．３Ｊ θ、３
／、０１００１ ＝Ｄ、２８／２夕Ｖｒｅｆす
５に 茅 乙 Ｔシ］ 第７韻
Claims (3)
- （１）複数のキャパシタと予め定めたクロック周期で開
閉する複数のスイッチと少なくとも１つの演算増幅回路
とを有し第１および第２の入力信号のアナログ加算を行
なうスイッチトキャパシタ加算手段と、前記クロック周
期毎に該加算手段から得られる加算結果が予め定めた値
未満であるときおよび予め定めた値以上であるときそれ
ぞれ予め定めた第１および第２の出力信号を前記クロッ
ク周期毎に出力する比較手段とをそれぞれ有するＭ（２
以上の整数）個の回路ブロックと；第ｉ（１以上（Ｍ−
１）以下の整数）番目の前記ブロックの前記加算手段の
加算結果を第（ｉ＋１）番目の前記ブロックの前記加算
手段の前記第１の入力信号として供給するための伝送手
段と；第ｉ番目の前記ブロックの前記比較手段からの前
記第１または第２の出力信号に応答してそれぞれ予め定
めた第１または第２の基準信号を第（ｉ＋１）番目の前
記ブロックの前記加算手段の前記第２の入力信号として
供給するための基準信号供給手段とを備え、第１番目の
前記ブロックに前記第１の入力信号として与えられる入
力アナログ信号に対する２進符号化信号を前記各ブロッ
クの前記比較手段から得ることを特徴とするアナログ−
ディジタル変換器。 - （２）前記第１番目の回路ブロックには前記基準信号を
供給しないことを特徴とする特許請求の範囲第（１）項
記載のアナログ−ディジタル変換器。 - （３）前記第１番目の回路ブロックの前記加算手段の加
算結果が負であるときこの入力アナログ信号に対して得
られる第２番目ないし第Ｍ番目の前記回路ブロックの前
記比較手段の出力信号の反転信号を前記２進符号化信号
とすることを特徴とする特許請求の範囲第（１）項記載
のアナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3916885A JPS61198921A (ja) | 1985-02-28 | 1985-02-28 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3916885A JPS61198921A (ja) | 1985-02-28 | 1985-02-28 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198921A true JPS61198921A (ja) | 1986-09-03 |
Family
ID=12545585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3916885A Pending JPS61198921A (ja) | 1985-02-28 | 1985-02-28 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198921A (ja) |
-
1985
- 1985-02-28 JP JP3916885A patent/JPS61198921A/ja active Pending
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