JPS61198632A - Formation of resist pattern undercut - Google Patents
Formation of resist pattern undercutInfo
- Publication number
- JPS61198632A JPS61198632A JP60040359A JP4035985A JPS61198632A JP S61198632 A JPS61198632 A JP S61198632A JP 60040359 A JP60040359 A JP 60040359A JP 4035985 A JP4035985 A JP 4035985A JP S61198632 A JPS61198632 A JP S61198632A
- Authority
- JP
- Japan
- Prior art keywords
- exposed
- resist layer
- resist
- pattern
- ion beam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title abstract description 5
- 239000010410 layer Substances 0.000 claims abstract description 33
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000002344 surface layer Substances 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000007796 conventional method Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical compound C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Weting (AREA)
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はレジストパターンアンダーカット形状の形成
方法に関し、特に半導体装置の製造工程に適用されるリ
フトオフ法などのためのレジストパターンアンダーカッ
ト形状の形成方法に係るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for forming a resist pattern undercut shape, and particularly to a method for forming a resist pattern undercut shape for a lift-off method applied to the manufacturing process of semiconductor devices. It is related to the method.
従来例によるこの種のレジストパターンアンダーカット
形状の形成方法を第2図に示す。A conventional method for forming this type of resist pattern undercut shape is shown in FIG.
この第2図(a)ないしくd)は従来例方法を工程順に
表わした断面図である。すなわち、この従来例方法にお
いては、まずシリコン半導体基板11上の全面に、例え
ばAZ135Gなどのポジ型のレジスト層12を塗布し
、かつベーキング形成しく同図(a))ておき、この状
態でフォトマスクなどを介してレジスト層12を露光す
ることにより1選択的に露光部12aを形成しく同図(
b))、ついでこれをモノクロムベンゼンなどの薬品に
浸漬して、レジスト層12の表面にアンダーカットのた
めの現像されにくい変質層!3を形成しく同図(C))
、さらにこれを現像処理して、現像部12bおよびその
表面のアンダーカットされた変質層13aからなるレジ
ストパターンを得ているのである(同図(d))。FIGS. 2(a) to 2(d) are cross-sectional views showing the conventional method in the order of steps. That is, in this conventional method, first, a positive resist layer 12 such as AZ135G is coated on the entire surface of a silicon semiconductor substrate 11, and then a baking process is performed as shown in FIG. The exposed portions 12a are selectively formed by exposing the resist layer 12 through a mask or the like (see FIG.
b)) Then, this is immersed in a chemical such as monochrome benzene to create an altered layer on the surface of the resist layer 12 that is difficult to develop due to undercuts! Figure 3 (C))
This is further developed to obtain a resist pattern consisting of a developed area 12b and an undercut altered layer 13a on the surface thereof (FIG. 2(d)).
こ−で因にこの種のレジストパターンの好ましいアンダ
ーカット形状は、第3図に示すように。For this reason, a preferable undercut shape for this type of resist pattern is as shown in FIG.
半導体基板l上のレジストパターン2にあって、その表
面側外周囲に形成されるひさし部2aを、制御された所
定の長さ立および厚さtに正確に成形させることである
。The object of the present invention is to precisely form an eave portion 2a formed around the outer circumference of the front surface of a resist pattern 2 on a semiconductor substrate l to a controlled predetermined length and thickness t.
しかしながら前記従来例方法によるレジストパターンの
アンダーカットは、薬品への浸漬によって得た変質層1
3aにより形成させているので、その形状の形成制御が
極めて困難であるほか、変質層13aを現像部12bの
表面に薄くしか形成できないために、熱などによってア
ンダーカット形状が損なわれるなどの問題点があった。However, undercutting of the resist pattern by the conventional method described above is caused by the deterioration of the deteriorated layer 1 obtained by immersion in chemicals.
3a, it is extremely difficult to control the formation of its shape, and since the altered layer 13a can only be formed thinly on the surface of the developing section 12b, there are problems such as the undercut shape being damaged by heat etc. was there.
この発明は従来例方法のこのような欠点を改善しようと
するもので、アンダーカット形状の形成制御が可能なレ
ジストパターンの形成方法を得ることを目的とするもの
である。The present invention is an attempt to improve these drawbacks of the conventional method, and aims to provide a method for forming a resist pattern in which the formation of an undercut shape can be controlled.
前記目的を達成するために、この発明に係るレジストパ
ターンアンダーカット形状の形成方法においては、半導
体基板上にイオンビームによって感光されるネガ型レジ
スト層を形成し、このレジスト層に対して、まず同レジ
スト層を透過するイオンビームによって所定パターンよ
りも小さい範囲内で露光させ、ついで同レジスト層の表
層部に留まるイオンビームによって所定パターン通りに
露光させるようにしたものである。In order to achieve the above object, in the method for forming a resist pattern undercut shape according to the present invention, a negative resist layer that is exposed to an ion beam is formed on a semiconductor substrate, and this resist layer is first exposed to the same pattern. The ion beam that passes through the resist layer is used to expose an area smaller than a predetermined pattern, and then the ion beam that remains on the surface of the resist layer is used to expose the resist layer according to the predetermined pattern.
この発明方法の場合、まず同レジスト層を透過するイオ
ンビームによって所定パターンよりも小さい範囲内で露
光させ、この第1回目の露光によりパターンのひさし部
の長さ文を制御させ、ついで同レジスト層の表層部に留
まるイオンビームによって所定パターン通りに露光させ
、この第2回目の露光により、パターンのひさし部の厚
さtを制御させることができる。In the case of the method of this invention, first, an ion beam passing through the same resist layer is exposed to light within a range smaller than a predetermined pattern, the length of the eaves of the pattern is controlled by this first exposure, and then the same resist layer is The ion beam remaining on the surface layer of the substrate is exposed in accordance with a predetermined pattern, and the thickness t of the eaves portion of the pattern can be controlled by this second exposure.
以下この発明に係るレジストパターンアンダーカット形
状の形成方法の一実施例につき、第1図を参照して詳細
に説明する。Hereinafter, one embodiment of the method for forming a resist pattern undercut shape according to the present invention will be described in detail with reference to FIG.
第1図(a)ないしくd)はこの実施例方法を工程順に
示すそれぞれ断面図である。FIGS. 1(a) to 1(d) are sectional views showing the method of this embodiment in the order of steps.
すなわち、この実施例方法においては、シリコン半導体
基板21上の全面に、あらかじめイオンビームによって
感光されるネガ型レジスト層22を、例えば1ル■程度
の厚さに塗布し、かっぺ・−キング処理により形成しく
同図(a))ておき、この状態で、まずレジスト層22
に対する第1回目の露光として、例えば同レジスト層2
2を透過する200KeVのBe の集束イオンビー
ム25により、最終的に得ようとするレジストパターン
よりもひさし部での長さ見だけ狭い領域範囲を露光させ
て、第1の露光部23を形成させ(同図(b))、つい
でレジスト層22に対する第2回目の露光として、例え
ば同レジスト層22の表層部に留まる100KeVのS
i+の集束イオンビーム2Bにより、最終的に得ようと
するレジストパターン通りの領域範囲を、前記第1の露
光部23にラップするように、ひさし部での厚さtl例
えば約2500A程度に対応する深さ分だけ露光させて
、第2の露光部23を形成させ(同図(C))、その後
、これを現像処理して、未露光部を除去することにより
、前記第1および第2の露光部23.24に該当する部
分のみがシリコン半導体基板21上に選択的に残されて
、特に第2の露光部24による所定の長さ見および厚さ
tのひさし部をもつレジストパターンを得るのである(
同図(d))。That is, in the method of this embodiment, a negative resist layer 22 that is exposed by an ion beam is coated on the entire surface of a silicon semiconductor substrate 21 in advance to a thickness of, for example, about 1 μm, and then subjected to a capping process. In this state, the resist layer 22 is first formed as shown in FIG.
For example, as the first exposure for the same resist layer 2,
A focused ion beam 25 of 200 KeV Be transmitted through the resist pattern 2 is used to expose an area narrower by the length of the eaves than the resist pattern to be finally obtained, thereby forming a first exposed portion 23. ((b) in the same figure). Next, as a second exposure of the resist layer 22, for example, 100 KeV S is applied to the surface layer of the resist layer 22.
The i+ focused ion beam 2B wraps the area according to the resist pattern to be finally obtained on the first exposure part 23, so that the thickness tl at the eave part corresponds to, for example, about 2500A. The first and second exposed areas are formed by exposing to the depth to form a second exposed area 23 (FIG. 2(C)), and then developing it to remove the unexposed area. Only the portions corresponding to the exposed portions 23 and 24 are selectively left on the silicon semiconductor substrate 21 to obtain a resist pattern having a predetermined length and an eaves portion of thickness t, particularly by the second exposed portion 24. (
Figure (d)).
このようにしてこの実施例方法においては、前記した第
3図に示すレジストパターンのように、表面側外周囲に
形成されるひさし部を、所定の長さ文および厚さtに正
確に制御成形できるのである。In this way, in this embodiment method, the eaves formed around the outer periphery of the front surface are precisely controlled and formed to a predetermined length and thickness t, as in the resist pattern shown in FIG. It can be done.
なお、前記実施例方法においては、第1回目の露光とし
て、200KeVのBe の集束イオンビームを用い
ているが、レジスト層を透過露光できるビームであれば
、その加速電圧とイオン種の組み合せは任意であってよ
く、また同様に、第2回目の露光として、100KeV
のSi の集束イオンビームを用いているが、レジス
ト層の表層部を所定の深さ範囲で露光できるビームであ
れば、その加速電圧とイオン種の組合せは任意であって
よい、さらにこれらの各露光操作の順序は任意であって
よく、半導体基板についてもシリコンのみに限定される
ものではない。In the method of the above embodiment, a 200 KeV Be focused ion beam is used for the first exposure, but any combination of acceleration voltage and ion species may be used as long as the beam can transmit and expose the resist layer. Similarly, as the second exposure, 100 KeV
Although a focused Si ion beam of The order of the exposure operations may be arbitrary, and the semiconductor substrate is not limited to silicon.
以上詳述したようにこの発明方法によれば、レジスト層
に対して、同レジスト層を透過露光するイオンビームに
より所定パターンよりも小さい範囲内で、また同レジス
ト層の表層部に留まって露光するイオンビームにより所
定パターン通りにそれぞれ露光させるようにしたので、
これらの2回に亘る露光操作により、レジストパターン
の表面側外周囲に形成されるひさし部を、所定の長さ立
および厚さtに正確に制御成形できると共に、このイオ
ンビームによる露光にあっては、近接効果が少ないため
に、極めて高精度でのレジストパターンを、再現性良く
しかも容易に成形できるなどの特長を有するものである
。As detailed above, according to the method of the present invention, a resist layer is exposed by an ion beam that transmits and exposes the resist layer within an area smaller than a predetermined pattern and while remaining on the surface layer of the resist layer. Since each ion beam was exposed in a predetermined pattern,
By performing these two exposure operations, it is possible to precisely control and shape the eaves formed around the outer periphery of the surface side of the resist pattern to a predetermined length and thickness t, and also to form the eaves to a predetermined length and thickness t. Since there is little proximity effect, resist patterns with extremely high precision can be easily formed with good reproducibility.
第1図(a)ないしくd)はこの発明に係るレジストパ
ターンアンダーカット形状の形成方法の一実施例を工程
順に示すそれぞれ断面図、第2図(a)ないしくd)は
同上従来例方法を工程順に示すそれぞれ断面図、第3図
は一般的なレジストパターンの好ましいアンダーカット
形状を示す断面説明図である。
21・・・・シリコン半導体基板、22・・・・イオン
ビームによって感光されるネガ型レジスト層、23・・
・・第1の露光部、24・・・・第2の露光部、25・
・・・第1の集束イオンビーム、26・・・・第2の集
束イオンビ代理人 大 岩 増 雄
第 1 因
(a>
(C)
第2図
(α)
(b)
(C)
(d)
第3図FIGS. 1(a) to d) are cross-sectional views showing an example of the method for forming a resist pattern undercut shape according to the present invention in the order of steps, and FIGS. 2(a) to d) are the conventional methods as above. FIG. 3 is a cross-sectional view showing a preferred undercut shape of a general resist pattern. 21... Silicon semiconductor substrate, 22... Negative resist layer exposed by ion beam, 23...
...first exposure section, 24...second exposure section, 25.
...First focused ion beam, 26...Second focused ion beam agent Masuo Oiwa 1st cause (a> (C) Figure 2 (α) (b) (C) (d) Figure 3
Claims (2)
ネガ型レジスト層を形成する工程と、前記レジスト層に
対し、同レジスト層を透過露光するイオンビームにより
所定パターンよりも小さい範囲内で、また同レジスト層
の表層部に留まつて露光するイオンビームにより所定パ
ターン通りにそれぞれ露光させる工程と、さらに同レジ
スト層の未露光部分を現像除去する工程とを少なくとも
含むことを特徴とするレジストパターンアンダーカット
形状の形成方法。(1) A step of forming a negative resist layer on a semiconductor substrate that is exposed to an ion beam; The resist pattern also includes at least the steps of: exposing the surface layer of the resist layer with an ion beam in a predetermined pattern; and developing and removing the unexposed portion of the resist layer. How to form an undercut shape.
あることことを特徴とする特許請求の範囲第1項記載の
レジストパターンアンダーカット形状の形成方法。(2) The method for forming a resist pattern undercut shape according to claim 1, wherein the ion beam for exposure is a focused ion beam.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60040359A JPS61198632A (en) | 1985-02-27 | 1985-02-27 | Formation of resist pattern undercut |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60040359A JPS61198632A (en) | 1985-02-27 | 1985-02-27 | Formation of resist pattern undercut |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61198632A true JPS61198632A (en) | 1986-09-03 |
Family
ID=12578442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60040359A Pending JPS61198632A (en) | 1985-02-27 | 1985-02-27 | Formation of resist pattern undercut |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61198632A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188731A (en) * | 1990-11-21 | 1992-07-07 | Matsushita Graphic Commun Syst Inc | Formation of resist pattern |
-
1985
- 1985-02-27 JP JP60040359A patent/JPS61198632A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188731A (en) * | 1990-11-21 | 1992-07-07 | Matsushita Graphic Commun Syst Inc | Formation of resist pattern |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4988609A (en) | Method of forming micro patterns | |
JPS61198632A (en) | Formation of resist pattern undercut | |
JP2000056469A (en) | Formation of resist pattern | |
JPH01292829A (en) | Manufacture of semiconductor device | |
US4988404A (en) | Method of producing a primary diffraction grating | |
US4612274A (en) | Electron beam/optical hybrid lithographic resist process in acoustic wave devices | |
JPS602956A (en) | Manufacture of photomask | |
JPS613489A (en) | Manufacture of semiconductor device | |
JPS61191035A (en) | Manufacture of semiconductor device | |
JPH0361901A (en) | Production of lambda/4 shift diffraction grating | |
JPH0471331B2 (en) | ||
JPH023044A (en) | Exposure method | |
JPS63265427A (en) | Formation of resist pattern | |
JPS60231331A (en) | How to form a lift-off pattern | |
JPS62105423A (en) | Negative type resist pattern forming method | |
JPS634700B2 (en) | ||
JPS6216536B2 (en) | ||
JPS6236823A (en) | Resist pattern forming method | |
JPS62163329A (en) | Manufacture of semiconductor device by photo-etching | |
JPS61189503A (en) | Manufacture of diffraction grating | |
JPH08203821A (en) | Formation of pattern | |
JPH0353522A (en) | Etching of vertical wall surface | |
JPH0330332A (en) | Pattern forming method | |
JPH01212909A (en) | Electrode forming method | |
JPH01126606A (en) | Production of diffraction grating |