JPS61196171A - 電位保持回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷比較方式、電荷平衡方式等の容量を利用
したアナログ・ディジタル変換器のサンプル拳ホールド
回路等に用いられる電位保持回路、特に増幅器または比
較器のボルテージ・フォロア回路（電圧フォロア回路）
を用いて基準電位と入力電位の電位差をコンデンサに充
電または放電する電位保持回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、（１）米山寿−
ｒＡ／Ｄコンバータ入門」　（昭５８年−９−２５）オ
ーム社Ｐ、１１０−１１１　、および（２）特願昭５ｉ
３−２８８４１号明細書に記載されるものがあった。以
下、その構成を図を用いて説明する。

第２図は、上記文献（１）″に記載された従来の電位保
持回路の原理を示す構成図である。この電位保持回路は
、容量を利用したアナログ０デイジタル変換器における
アナログ電圧のサンプル・ホールド回路として用いられ
ている回路である。

第２図において、１は演算増幅器（以下、ＯＰアンプと
いう）であり、このＯＰアンプｌは第１の入力端である
非反転入力端ＩＡ、第２の入力端である反転入力端ＩＢ
、および出力端１Ｇを有している０反転入力端ＩＢには
コンデンサ２が接続されると共に、該反転入力端！Ｂと
入力端ＩＣの間には電圧フォロア用のスイッチ３が接続
されている。そして、スイッチ３がオン状態の時に、基
準電圧ＶＲが非反転入力端ＩＡに、サンプリングを行な
って一定時間保持すべきアナログ入力電位Ｖｌがコンデ
ンサ２を介して反転入力端ＩＢに、それぞれ与えられる
と、反転入力端ＩＢの電位が非反転入力端ＩＡの電位と
等しくなるように、出力端ＩＣから電流が送出される（
電圧フォロア動作）、その後、スイッチ３をオフ状態に
すると、ＯＰアンプｌにより非反転入力端ＩＡと反転入
力端ＩＢの電位比較が行なわれ、出力端１Ｃからディジ
タル出力電位ｖＯが送出される。

なお、図示していないが、コンデンサ２の入力電位側に
は、例えばスイッチ及びコンデンサからなる電荷再分配
回路が接続されている。

第３図は第２図中のＯＰアンプ１の回路構成例を示すも
のである。このＯＰアンプ１は、初段差動増幅回路、定
電流回路及び出力段増幅回路で構成される。初段差動増
幅回路は、ゲートが非反転入力端ＩＡに接続されたＰチ
ャネルＭＯＳトランジスタ（以下、Ｐ　ＭＯＳという）
１０と、ゲートが反転入力端１Ｂに接続されたＰ　ＭＯ
ＳＩＩ　と、各Ｐ　ＭＯ５ＩＯ，１１のソースと電源電
位ＶＤＤの間に接続された定電流源用のＰ　ＭＯＳ１２
と、各Ｐ　ＭＯ８ＩＯ，１１のドレインと接続電位ｖＳ
Ｓの間にそれぞれ接続された負荷用のＮチャネルＭＯ９
）ランジスタ（以下、Ｎ　ＭＯＳという）１３．１４と
で構成される。定電流回路は、電源電位ＶＤＤと接地電
位ＶＳＳの間に直列接続された定電流源用Ｐ　ＭＯＳ２
０　、負荷用Ｐ　）ＭＯＳ２１　、及び負荷用Ｎ　Ｎ０
Ｓ２２からなる。また出力段増幅回路は、電源電位ＶＤ
Ｄと接地電位ｖＳＳの間に直列接続された定電Ｋｌｉ用
Ｐ　ＭＯＳ３０　トＮ　ＭＯＳ３１　トラ備え、Ｐ　）
ＭＯＳ３０とＮ　ＭＯＳ３１の接続点に出力端ｌｃが接
続されている。

そして、再入力端ＩＡ、１１１間の入力電位差を初段差
動増幅回路で増幅し、さらに出力段増幅回路で増幅して
出力端ＩＣから出力信号ｖＯを送出する０例えば、非反
転入力端ＩＡに印加される基準電位ＶＲよりも１反転入
力端ＩＢにに印加される入力電位が低い場合、Ｐ　ｌｌ
ｌ０ＪＩＩがオン、Ｐ　）１０Ｓ１０がオフする。

Ｐ　ＭＯＳＩＩ　Ｏ）オンニヨリ、各Ｎ　ＭＯＳ１３，
１４（７）ゲートが高レベル（以下、Ｈレベルという）
となってＮ　Ｎ０Ｓ１３がオンし、Ｎ　ＭＯＳ３１のゲ
ート電位が低レベル（以下、Ｌレベルという〕となる、
Ｎに０８３１のゲート電位がＬレベルとなると、該Ｎ　
Ｉｌ［０９３１がオフし、出力端ＩＣからＨレベルの出
力信号ｖＯが送出される。

以上のように構成される電位保持回路の動作について説
明する。

先ず、初期状態としてＯＰアンプ１の出力電位ＶＤがＨ
レベルの場合、反転入力端ＩＢの電圧は基準電位ＶＲよ
り低い状態にある。そして入力電位ｖＩのサンプリング
のためにスイッチ３をオンすると、ＯＰアンプ１は電圧
フォロアモードとなり、非反転入力端電位と反転入力端
電位とが同電位となるように出力電位ＶＯが決まるよう
な動作をする。すなわち、ＯＰアンプ１の出力電位ｖＯ
がＰ　ＭＯＳ３０及びスイッチ３を介して反転入力端Ｉ
Ｂへフィードバックされ、コンデンサ２が充電されてい
く、コンデンサ２の充電に伴なって反転入力端電位が上
昇していき、最終電位である基準電位ＶＲに達すると、
この基準電位ＶＲと入力電位Ｖｌとの電位差がコンデン
サ２に蓄えられる。そこで、スイッチ３をオフにしてサ
ンプリングを終了し、ホールド状態（保持状態）に入る
。

ホールド期間中、ＯＰアンプｌは比較モードで動作する
。そのため、図示しない電荷再分配回路により、コンデ
ンサ２に蓄積された電荷の再分配が行なわれ、再分配さ
れた電荷量に応じた電位が反転入力端ＩＢに与えられる
と、ＯＰアンプ１は基準電位ＶＲと反転入力端電位との
比較を行ないながらアナログ入力電位ＶＩのディジタル
変換を行ない、出力端ｌＣからディジタル出力信号ｖＯ
を送出する。

一方、初期状態としてＯＰアンプ１の出力電位ｖＯがＬ
レベルの場合、反転入力端電位は基準電位ＶＲより高い
状態にある。そしてサンプリングのためにスイッチ３を
オンすると、反転入力端電位がスイッチ３を介して出力
端ＩＣへ与えられ、コンデンサ２が放電されていく、コ
ンデンサ２の放電に伴なって反転入力端電位が下降して
いき、最終電位である基準電位ＶＲに達すると、基準電
位ＶＲと入力電位ＶＩの電位差がコンデンサに蓄えられ
る。そこで、スイッチ３をオフにしてサンプリングを終
了し、ホールド状態に入る。ホールド期間中は、ＯＰア
ンプｌが比較モードで動作し、アナログ入力電位ｖＩを
ディジタル信号に変換して出力端ＩＣから出力信号を送
出する。

ところが、上記構成の電位保持回路にあっては、ＯＰア
ンプ１の出力インピーダンスが大きいために、コンデン
サ２を充、放電する際に時間がかかる０例えば、コンデ
ンサ２を充電する場合、０Ｐアンプ１中のＰ　ＭＯＳ３
０により該コンデンサ２を充電することになるが、Ｐ　
ＭＯＳ３０は定電流源のため、コンデンサ２を急速に充
電することができない。このように、ＯＰアンプｌを電
圧フォロアモードで動作させる時、コンデンサ２を、ア
ナログ入力電位ＶＩに対応した電位に充、放電するには
、時間がかかり、サンプリング時間を十分にとらなけれ
ばならないという欠点があった。

そこで、この欠点を除去すべく、本発明の出願人は、上
記文献（２）に記載された発明を先に出願した。その内
容は、第２図の反転入力端ＩＢに補助充放電回路を接続
すると共に、出力端ＩＣに制御回路を接続し、この制御
回路により前記補助充放電回路を制御することにより、
コンデンサの充、放電の高速化を図るようにしている。

（発明が解決しようとする問題点） しかしながら、上記文献（２）の電位保持回路では、サ
ンプリング等のための保持電位の取入れ時間を大幅に短
縮できるという利点を有する反面、補助充放電回路及び
制御回路の回路構成が複雑になるという問題点があった
。

本発明は、前記従来技術が持っていた問題点として、回
路構成の複雑化の点について解決した電位保持回路を提
供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、第１と第２の入
力端及び出力端を有する増幅器（あるいは比較器）の電
圧フォロア回路を用いて基準電位と入力電位の電位差を
コンデンサに充電または放電する電位保持回路において
、電源電位あるいは接地電位という一定の電位が与えら
れこの電位をオン状態で比較器の出力端に印加するスイ
ッチ素子と、増幅器の第２の入力端に接続され、前記基
準電圧とほぼ等しい閾値電位を有しこの閾値電位と前記
第２の入力端電位の初期値との間で前記スイッチ素子を
オン状態にするための判定信号を出力する電位判定回路
と、前記電圧フォロア回路の動作と同期した制御信号に
基づき、前記スイッチ素子への前記判定信号の入力を制
御するゲート回路とを設けるようにしたものである。

（作　用） 本発明によれば１以上のように電位保持回路を構成した
ので、電位判定回路は、第２の入力端電位の初期値から
基準電位への電位推移区間を検出して判定信号を出力す
る。また、ゲート回路は、制御信号に基づいてスイッチ
素子への判定信号の入力を制御する。そのため、スイッ
チ素子は、コンデンサの充電または放電の際に、電源電
位あるいは接地電位を増幅器の出力端に加え、これによ
って出力インピーダンスの大きい比較器の出力を補助し
てコンデンサの充放電時間を加速する。さらに、制御信
号で制御されるゲート回路により、電圧フォロアモード
終了前に、スイッチ素子への判定信号の入力を停止すれ
ば、閾値電位設定誤差による過充電や過放電を最小限に
抑制しうる。このため、簡単な回路構成で的確に、サン
プリング等のための保持電位取入れ時間の短縮を行える
のである。したがって、前記問題点を除去できるのであ
る。

（実施例） 先ず、本発明の理解を容易にするために、本発明の動作
原理を第４図（１）、（２）および第５図を参照しつつ
説明する。なお、第４図（１）は従来の電位保持回路の
概略図で、前記第２図および第３図の主要部分のみを示
している。第４図（２）は本発明の原理を示す回路図で
ある。また、第５図は第４図（１）、（２）中のコンデ
ンサ２の充電曲線を示し、二点鎖線は従来の回路の充電
曲線、実線は本発明の回路の充電曲線である。

従来の第４図（１）の回路では、定電流源用のＰ　ＭＯ
Ｓ３０を介してコンデンサ２へ充電するため、該コンデ
ンサ２の上端電位ＶＣが第５図の二点鎖線のように時間
に比例して上昇していく、そのため、上端電位ＶＣが基
準電位ＶＲに達する時刻はｔｂとなる。これに対して本
発明では、ＯＰアンプｌ中のＰ　ＭＯＳ３０の代りに、
他のスイッチ素子、例えばＰ　ＭＯＳ３２を用い、この
Ｐ　１ｌｌＯｓ３２のゲートを接地してオン状態にする
ことにより、コンデンサ２を充電するようにしている。

そのため、コンデンサ２の上端電位ＶＣは、第５図の実
線のように放物線状゛にに上昇していき、時刻ｔａで基
準電位ＶＲに達する。これにより、充電時間を（ｔｂ−
ｔａ）だけ短縮できる。このように１本発明は、実線で
示す曲線によりコンデンサ２の充、放電を行うようにし
たものである。

以下、本発明の動作原理に基づいた第１と第２の実施例
を説明する。

第１図は本発明の第１の実施例を示す電位保持回路の回
路図であって、第２図の要素と同一の要素には同一の符
号が付されている。

そしてこの電位保持回路が第２図のものと異なる点は、
比較器ｌの反転入力端ＩＢと出力端ＩＣとの間に充電加
速回路４０を接続したことである。

ここで、充電加速回路４０は、電位判定回路、ゲート回
路及びスイッチ素子で構成される。電位判定回路は、例
えばＯＰアンプ１の反転入力端ＩＢに接続されたインバ
ータ４１で構成される。インバータ４１は、その閾値電
位ＶＴが基準電位ＶＲとほぼ同一となるように製造され
る。しかし、製造ばらつき等のために、実際の閾値電位
ＶＴは基準電位ＶＲよりもわずかに小さい電位Ｖｌから
れずかに高い電位ｖ２までの電位幅内に位置することに
なる。

ゲート回路は、例えば２人力のナンド回路（ＮＡＮＤ回
路）４２で構成され、このＮＡＮＤ回路４２の一方の入
力端にインバータ４１の出力が、他方の入力端に外部か
らの制御信号ｖＣ５が、それぞれ入力される。また、ス
イッチ素子は、例えばＰ　ＭＯＳ４３で構成され、この
Ｐ　ＭＯＳ４３のゲートはＨＡＮＤ回路４２の出力端側
に、ソースは電源電圧ＶＤＤに、ドレインはＯｐアンプ
１の…刃端ＩＣに、それぞれ接続されている。

以上のように構成される電位保持回路の動作を、第６図
（１）、（２）を参照しつつ説明する。なお、第６図（
１）は、横軸に時間（ルＳ）を、縦軸にＯＰアンプｌの
反転入力端電位をとった第１の実施例と従来の電位取入
れ特性曲線を示すもので、実線が第１の実施例の電位取
入れ曲線、二点鎖線がＷＳ２図に示す従来の電位取入れ
曲線である。また、第６図（２）は、スイッチ３のオン
、オフ動作と、制御信号ｖＣ８の波形を示す図であり、
　ＴＩはサンプリング期間、およびＴ２はホールド期間
を示している。

先ず、第１図において、初期状態として、スイッチ３は
オフ状態、入力電位Ｖｌは接地電位ｖＳＳ、反転入力端
電位は−ＶＲ、インバータ４１の閾値電位ＶＴはＶｌに
あるとする。この状態で、サンプリングのために、スイ
ッチ３をオンすると共に制御信号ＶＣ８をＨレベルにす
ると、充電加速回路４０が働いて第６図のような動作を
開始する。

すなわち、第６図において、時刻ｔｏでスイッチ３がオ
ン状態になると、ＯＰアンプ１は電圧フォロアモードと
なり、反転入力端電位（−ＶＲ）が非反転入力端電位（
ＶＲ）より低いため、Ｏｐアンプ１の出力電位ｖＯがＨ
レベルとなる。また、インバータ４１の閾値電位Ｖｌが
基準電位ＶＲより低いため、インバータ４１の出力はＨ
レベルとなる。制御信号ｖＣ８は時刻１０以後、Ｈレベ
ルであるため、ＨＡＮＤ回路４２の出力がＬレベルとな
り、Ｐ　ＭＯＳ４３がオン状態となる。　Ｐ　ＭＯＳ４
３がオン状態となると、このＰ　ＭＯＳ４３を通じてコ
ンデンサ２が充電され、反転入力端電位が第６図（１）
の実線曲線のように放物線状に上昇する。

時刻ｔ１になると、反転入力端電位がインバータ４１の
閾値電位ｖ１に達し、これによりインバータ４１の出力
がＨレベルからＬレベルへ切換り、ＨＡＮＤゲート４２
の出力がＨレベルとなってＰ　ＭＯＳ４３がオフ状態と
なる。Ｐ　ＭＯＳ４３のオフによって電源電圧ＶＤＤが
出力端から切り離されるため、時刻ｔ１から先は、ＯＰ
アンプ１によりコンデンサ２の充電が行なわれ、反転入
力端電位が小さい角度で直線的に上昇していく。

時刻ｔ２になると、反転入力端電位が基準電位ＶＲ・に
達すると共に、制御信号ｖＣ８がＬレベルへ切換わる。

その後、一定時間経過して時刻ｔ３になると、（すなわ
ち、サンプリング期間ＴＩが終了すると）、スイッチ３
がオフ状態になり、サンプリングを終了してホールド状
態になる。このホールド期間Ｔ２内に、ＯＰアンプ１は
アナログ／ディジタル変換を行ない、ディジタル出力信
号ｖＯを出力端ＩＣから送出する。

なお、ＯＰアンプ１自身がオフセット電圧Ｖαを持つと
、時刻ｔ２以後、反転入力端電位が（ＶＲ＋　Ｖα）と
なる、ところが、同一のＯＰアンプｌを用いて１時刻ｔ
１〜ｔ２の間、電圧フォロアによるサンプリングを行な
うと共に、期間Ｔ２で比較モードによるディジタル変換
を行なうため、ＯＰアンプ１自身の持つオフセット電圧
が補償される。

また、インバータ４１の閾値電位ＶＴが基準電位ＶＲよ
りわずかに高いｖ２にある場合を考える。この場合、反
転入力端電位は時刻ｔｌに達しても、第６図（１）の破
線のように電位ｖ２へと放物線状に上昇を続けるため、
インバータ４１の出力がＨレベルを維持する。ところが
、時刻ｔ２になると、制御信号ＶＣ５がＨレベルからＬ
し′ベルへ切換わるため、ＨＡＮＤゲート４２の出力が
ＨレベルとなってＰ　ＭＯＳ４３が強制的にオフ状態に
なる。そのため、時刻ｔ２において、反転入力端電位が
、電位ｖ２より低い（ＶＲ＋Ｖα）達したとしても、時
刻ｔ２後、ＯＰアンプ１による放電状態となり、第６図
（１）の破線で示すように時刻ｔ２〜丁３間に基準電位
ＶＲへとの復帰する。

以上より、充電加速回路４０を持つ第１の実施例と、こ
の回路を持たない従来の電位保持回路との、コンデンサ
２に対する充電時間を比較してみる。従来の回路では、
ＯＰアンプｌ中の定電流源用Ｐに０８３０によりコンデ
ンサ２を充電するため、第６図（１）の二点鎖線で示す
ように、時刻ｔ４まで充電が続けられる。これに対して
、第１の実施例では、Ｐ　ＭＯＳ４３とＰ　ｌ’１Ｏ５
３０を用いてコンデンサ２を充電するため、時刻１２時
にほぼ充電が完了する。

このため、第１の実施例によれば、はぼ時刻ｔ２〜ｔ３
間、サンプリング時間を大幅に短縮できる。しかも、第
１の実施例では、製造ばらつきに伴なうインバータ４１
の閾値電位ＶＴに一定の上下幅があっても、制御信号Ｖ
ＣＳにより強制的にＰ　ＭＯＳ４３をオフ状態にするた
め、構造簡単にして安定した、かつ高精度な動作が期待
できる。

次に、第１図において、初期状態として、ＯＰアンプ１
の反転入力端電位が基準電位ＶＲやインバータ４１の閾
値電位１丁より高電位にあるとする。この状態で、サン
プリングのために、スイッチ３をオンすると共に制御信
号ｖＣ８をＨレベルにする。

ところが、インバータ４１の出力はＬレベルとなるため
、ＨＡＮＤ回路４２の出力がＨレベルとなり、Ｐ　ＭＯ
Ｓ４３がオフ状態を維持する。このため、従来と同様に
、ＯＰアンプｌは電圧フォロア動作により、ＯＰアンプ
ｌの内部回路によってコンデンサ２が放電し、反転入力
端電位が基準電位ＶＲと等しくなる。

第７図は本発明の第２の実施例を示す電位保持回路の回
路図、および第８図は第７図中のＯＰアンプの回ｗ１図
である。なお、第１図および第３図中の要素と同一の要
素には同一の符号が付されている。

そしてこの第２実施例が上記第１実施例と異なる点は、
非反転入力端１００Ａ、反転入力端１００Ｂ及び出力端
１００Ｃ：を有するＯＰアンプ１００の回路構成が異な
ることと、それに伴なってこのＯＰアンプ１００の非反
転入力端１００Ｂと出力端１００Ｃの間に放電加速回路
１４０を接続したことである。

第１の実施例において、ＯＰアンプ１における電圧フォ
ロアモード時の充電能力が不十分である場合、充電加速
回路を設けると、充電速度を速めるという利点があった
。ところが、第８図のような定電流放電形のＯＰアンプ
１００の場合には、放電能力が不十分であるため、放電
能力を補助する放電加速回路１４０を設けると、放電速
度を速めるとい利点がある。

さらに説明すると、第８図のＯＰアンプ１００は、第３
図のＯＰアンプｌの電源電位ＶＤＤと接地電位ＶＳＳを
逆にすルト共ニ、ＰＭＯＳをＮ　ＭＯＳ　ｋ：、Ｎ　Ｍ
ＯＳをＰＫＯ５にそれぞれ置き換えた回路構成をしてい
る。すなわち、初段差動増幅回路は、非反転入力端１Ｇ
ＯＡに接続されたＮ　ＭＯ９ＩＩＱと１反転入力端１０
０Ｂに接続されたＮ　ＭＯ９ＩＩＩと、定電流源用のＮ
　ＭＯＳ１１２と、負荷用のＰ　ＭＯＳ１１３，１１４
とで構成され、この初段差動増幅回路により非反転入力
端電位と反転入力端電位の電位差が増幅され、出力段増
幅回路に与えられる。出力段増幅回路は。

Ｎ　ＭＯＳ１３０とＰ　ＭＯＳ１３１の直列回路で構成
され。

Ｎ　ＭＯＳ１３０とＰ　ＭＯＳ１３１の接続点に出力端
１００Ｇが接続され、この出力端１００Ｇから出力信号
ｖＯが送出される。定電流回路は、定電流源用のＮ　Ｍ
ＯＳ１２０と、負荷用のＰに０Ｓ１２１及びＮ　ＭＯＳ
１２２との直列回路で構成されている。このＯＰアンプ
１００は、定電流動作をするＮ　ＭＯＳ１３０により、
定電流の放電となる。

この放電不足を補う放電加速回路は、第７図に示される
ように、電位判定回路、ゲート回路及びスイッチ素子で
構成される。電位判定回路は、例えば反転入力端１００
Ｂに接続されたインバータ１４１で構成され、このイン
バータ１４１のｔＩｌ値電位ＶＴは基準電位ＶＲとほぼ
等しくなるように作られる。ゲート回路は、例えばイン
バータ１４１の出力と制御信号とを入力する２人力のノ
ア回路（ＮＯＲ回路）１４２で構成される。また、スイ
ッチ素子は、例えばＮ　ｌｌｌ０Ｓ１４３で構成され、
そのＮ　ＭＯＳ１４３のゲートが、ＮＯＲ回路１４２の
出力側に、ソースが接地電位ｖＳＳに、ドレインが出力
段１００Ｃに、それぞれ接続されている。

第９図（１）、（２）は第７図の回路動作を説明するた
めの図である。第６図（１）、（２）と同様に、第９図
（１）は第２の実施例と従来の電位取入れ特性曲線を示
すもので、実線が第２の実施例の、二点鎖線が第２図の
従来の、電位取入れ曲線である。また、第９［１ｆｆｌ
（２）は、スイッチ３のオン、オフ動作と、制御信号Ｖ
ＣＳの波形を示す図である。

先ず、第９１！４（１）において、初期状態として反転
入力端電位がｖＯ口で、基準電位ＶＲより高いとする。

スイッチ３をオンすると共に、制御信号ＶＣＳをＬレベ
ルにすると、インバータ１４１の出力がＬレベルとなり
、　　ＮＯＲ回路１４２の出力がＨレベルとなってＮ　
ＭＯＳ１４３がオンする。これによって出力端１００Ｇ
が接地電位ＶＳＳに接続され、時刻ｔＯ〜ｔ１間で放物
線状に急速放電を行なう、その結果１反転入力端型位が
インバータ１４１の閾値電位ｖ２〜Ｖｔより低くなり、
時刻ｔ１時にＮ　）１０５１４３がオフし、時刻ｔ１〜
ｔ３間でＯＰアンプ１００の出力段により放電を行なう
０時、刻ｔ３以後は、第１実施例とほぼ同様に動作する
。

また、初期状態として１反転入力端型位が基準電位ＶＲ
より低い場合は、スイッチ３のオンにより、ＯＰアンプ
１００の出力段でコンデンサ２への充電が行なわれる。

而して第２の実施例によれば、従来の回路に比べ、放電
速度を大幅に短縮できるばかりか、上記第１の実施例と
同様に、製造ばらつき等によりインバータ１４１の閾値
電位ＶＴが一定の電位幅ｖ１〜ｖ２内にあっても、安定
した動作が期待できる。

なお、本発明は、ＯＰアンプ１，１００以外に、電圧フ
ォロア回路を有する他の増幅器や比較器に適用できるこ
とはいうまでもない。

（発明の効果） 以上詳細に説明したように、本発明によれば、一定の電
位を比較器の出力端に投入するスイッチ素子と、基準電
位とほぼ等しい閾値電位を有し、この閾値電位と増幅器
の第２の入力端電位とを比較して前記スイッチ素子をオ
ン状態にするための判定信号を出力する電位判定回路と
、制御信号と前記判定信号に基づき前記スイッチ素子の
オン、オフを制御するゲート回路とを設け、前記第２の
入力端電位の初期値から前記閾値電位への電位推移期間
中、前記一定の電位を増幅器の出力端へ投入するように
したので、簡単な回路構成で、的確に、サンプリング等
のための保持電位の取入れ時間を短縮できる。しかもゲ
ート回路によりスイッチ素子のオン、オフを制御するよ
うにしたので、電位判定回路の閾値電位が一定の電位幅
内でばらつきがあっても、安定した動作を期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す電位保持回路の回
路図、第２図は従来の電位保持回路の回路図、第３図は
第２図のＯＰアンプの回路図、第４図（１）、（２）お
よび第５図は本発明の動作原理を説明するための図、第
６図（１）、（２）は第１図の動作を説明するための図
、第７図は本発明の第２の実施例を示す電位保持回路の
回路図、第８図は第７図中のＯＰアンプの回路図、第９
図（１）、（２）は第５図の動作を説明するための図で
ある。 １．１００・・・・・増幅器（ｏｐアンプ）　、　ＩＡ
、１００Ａ・・・・・非反転入力端（第１の入力端）　
、　ＩＢ、１００Ｂ・・−・・反転入力端（第２の入力
端）　、　１Ｇ、１００Ｃ・・・・・出力端、２・・・
・・コンデンサ、３・・・・・スイッチ、４１．１４１
・・・・・電位判定回路、４２，１４２・・・・・ゲー
ト回路、４３　、１４３・・・・・スイッチ素子、ＶＤ
Ｄ・・・・・電源電位、　Ｖｌ・・・・・入力電位、Ｖ
Ｏ・・・・・出力電位、ＶＲ・・・・・基準電位、ｖＳ
Ｓ・・・・・接地電位、　Ｖ丁、Ｖｌ、Ｖ２・・・・閾
値電位。 出願人代理人　　　柿　　本　　恭　　成鳥１図 メ 第７図 晃８図 第９図（１）

Claims (1)

1. 【特許請求の範囲】 基準電位が与えられる第１の入力端と、入力電位がコン
   デンサを介して与えられる第２の入力端と、前記第１と
   第２の入力端の電位を比較して両電位差に応じた出力電
   位を出力する出力端とを有する増幅器あるいは比較器の
   電圧フォロア回路を用いて、前記基準電位と入力電位の
   電位差を前記コンデンサに充電または放電する電位保持
   回路において、 一定の電位が与えられこの電位をオン状態で前記出力端
   に印加するスイッチ素子と、前記第２の入力端に接続さ
   れ、前記基準電位とほぼ等しい閾値電位を有しこの閾値
   電位と前記第２の入力端電位の初期値との間で前記スイ
   ッチ素子をオン状態にするための判定信号を出力する電
   位判定回路と、前記電圧フォロア回路の動作と同期した
   制御信号に基づき、前記スイッチ素子への前記判定信号
   の入力を制御するゲート回路とを設けたことを特徴とす
   る電位保持回路。