JPH07107541B2 - 電位保持回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷比較方式、電荷平衡方式等の容量を利用
したアナログ・ディジタル変換器のサンプル・ホールド
回路等に用いられる電位保持回路、特に増幅器または比
較器のボルテージ・フォロア回路（電圧フォロア回路）
を用いて基準電位と入力電位の電位差を電荷蓄積手段に
充電または放電する電位保持回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、（１）米山寿一
「A/Dコンバータ入門」（昭和58年−９−25）オーム社
P.110−111、および（２）特願昭59−28641号明細書に
記載されるものがあった。以下、その構成を図を用いて
説明する。

第２図は、上記文献（１）に記載された従来の電位保持
回路の原理を示す構成図である。この電位保持回路は、
容量を利用したアナログ・ディジタル変換器におけるア
ナログ電位のサンプル・ホールド回路として用いられて
いる回路である。

第２図において、１は演算増幅器（以下、OPアンプとい
う）であり、このOPアンプ１は第１の入力端子である非
反転入力端1A、第２の入力端子である反転入力端1B、お
よび出力端子である出力端1Cを有している。反転入力端
1Bには電荷蓄積手段であるコンデンサ２が接続されると
共に、該反転入力端1Bと入力端1Cの間には電圧フォロア
用のスイッチ（第１のスイッチング素子）３が接続され
ている。そして、スイッチ３がオン状態の時に、基準電
圧（第１の電位）VRが非反転入力端1Aに、サンプリング
を行なって一定時間保持すべきアナログ入力電位VIがコ
ンデンサ２を介して反転入力端1Bに、それぞれ与えられ
ると、反転入力端1Bの電位が非反転入力端1Aの電位と等
しくなるように、出力端1Cから電流が送出される（電圧
フォロア動作）。その後、スイッチ３をオフ状態にする
と、OPアンプ１により非反転入力端1Aと反転入力端1Bの
電位比較が行なわれ、出力端1Cからディジタル出力電位
VOが送出される。

なお、図示していないが、コンデンサ２の入力電位側に
は、例えばスイッチ及びコンデンサからなる電荷再分配
回路が接続されている。

第３図は第２図中のOPアンプ１の回路構成例を示すもの
である。このOPアンプ１は、初段差動増幅回路、定電流
回路及び出力段増幅回路で構成される。初段差動増幅回
路は、ゲートが非反転入力端1Aに接続されたＰチャネル
MOSトランジスタ（以下、P MOSという）10と、ゲートが
反転入力端1Bに接続されたP MOS11と、各P MOS10,11の
ソースと電源電位VDDの間に接続された定電流源用のP M
OS12と、各P MOS10,11のドレインと接続電位VSSの間に
それぞれ接続された負荷用のＮチャネルMOSトランジス
タ（以下、N MOSという）13,14とで構成される。定電流
回路は、電源電位VDDと接地電位VSSの間に直列接続され
た定電流源用P MOS20、負荷用P MOS21、及び負荷用N MO
S22からなる。また出力段増幅回路は、電源電位VDDと接
地電位VSSの間に直列接続された定電流源用P MOS30とN
MOS31とを備え、P MOS30とN MOS31の接続点に出力端1C
が接続されている。

そして、両入力端1A,1B間の入力電位差を初段差動増幅
回路で増幅し、さらに出力段増幅回路で増幅して出力端
1Cから出力信号VOを送出する。例えば、非反転入力端1A
に印加される基準電位VRよりも、反転入力端1Bにに印加
される入力電位が低い場合、P MOS11がオン、P MOS10が
オフする。P MOS11のオンにより、各N MOS13,14のゲー
トが高レベル（以下、Ｈレベルという）となってN MOS1
3がオンし、N MOS31のゲート電位が低レベル（以下、Ｌ
レベルという）となる。N MOS31のゲート電位がＬレベ
ルとなると、該N MOS31がオフし、出力端1CからＨレベ
ルの出力信号VOが送出される。

以上のように構成される電位保持回路の動作について説
明する。

先ず、初期状態としてOPアンプ１の出力電位VOがＨレベ
ルの場合、反転入力端1Bの電圧（第２の電位）は基準電
位VRより低い状態にある。そして入力電位VIのサンプリ
ングのためにスイッチ３をオンすると、OPアンプ１は電
圧フォロアモードとなり、非反転入力端電位と反転入力
端電位とが同電位となるように出力電位VOが決まるよう
な動作をする。すなわち、OPアンプ１の出力電位VOがP
MOS30及びスイッチ３を介して反転入力端1Bへフィード
バックされ、コンデンサ２が充電されていく。コンデン
サ２の充電に伴なって反転入力端電位が上昇していき、
最終電位である基準電位VRに達すると、この基準電位VR
と入力電位VIとの電位差がコンデンサ２に蓄えられる。
そこで、スイッチ３をオフにしてサンプリングを終了
し、ホールド状態（保持状態）に入る。

ホールド期間中、OPアンプ１は比較モードで動作する。
そのため、図示しない電荷再分配回路により、コンデン
サ２に蓄積された電荷の再分配が行なわれ、再分配され
た電荷量に応じた電位が反転入力端1Bに与えられると、
OPアンプ１は基準電圧VRと反転入力端電位との比較を行
ないながらアナログ入力電位VIのディジタル変換を行な
い、出力端1Cからディジタル出力信号VOを送出する。

一方、初期状態としてOPアンプ１の出力電位VOがＬレベ
ルの場合、反転入力端電位（第２の電位）は基準電位VR
より高い状態にある。そしてサンプリングのためにスイ
ッチ３をオンすると、反転入力端電位がスイッチ３を介
して出力端1Cへ与えられ、コンデンサ２が放電されてい
く。コンデンサ２の放電に伴なって反転入力端電位が下
降していき、最終電位である基準電位VRに達すると、基
準電位VRと入力電位VIの電位差がコンデンサに蓄えられ
る。そこで、スイッチ３をオフにしてサンプリングを終
了し、ホールド状態に入る。ホールド期間中は、OPアン
プ１が比較モードで動作し、アナログ入力電位VIをディ
ジタル信号に変換して出力端1Cから出力信号を送出す
る。

ところが、上記構成の電位保持回路にあっては、OPアン
プ１の出力インピーダンスが大きいために、コンデンサ
２を充、放電する際に時間がかかる。例えば、コンデン
サ２を充電する場合、OPアンプ１中のP MOS30により該
コンデンサ２を充電することになるが、P MS30は定電流
源のため、コンデンサ２を急速に充電することができな
い。このように、OPアンプ１を電圧フォロアモードで動
作させる時、コンデンサ２を、アナログ入力電位VIに対
応した電位に充、放電するには、時間がかかり、サンプ
リング時間を十分にとらなければならないという欠点が
あった。

そこで、この欠点を除去すべく、本発明の出願人は、上
記文献（２）に記載された発明を先に出願した。その内
容は、第２図の反転入力端1Bに補助充放電回路を接続す
ると共に、出力端1Cに制御回路を接続し、この制御回路
により前記補助充放電回路を制御することにより、コン
デンサの充、放電の高速化を図るようにしている。

（発明が解決しようとする問題点） しかしながら、上記文献（２）の電位保持回路では、サ
ンプリング等のための電位取入れ時間を大幅に短縮でき
るという利点を有する反面、補助充放電回路及び制御回
路の回路構成が複雑になるという問題点があった。

本発明は、前記従来技術が持っていた問題点として、回
路構成の複雑化の点について解決した電位保持回路を提
供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、第１の電位（例
えば、基準電位VR）が与えられる第１の入力端子、電荷
蓄積手段に接続された第２の入力端子、および出力端子
を有する比較器（または増幅器）と、前記第２の入力端
子と前記出力端子間に接続された第１のスイッチング素
子とを備え、前記第２の入力端子の電位を、前記第１の
スイッチング素子が導通状態にある電位取入れ期間に、
第２の電位（例えば、−VRまたは電源電位VDD）から前
記第１の電位に変化させる電位保持回路において、次の
ような手段を設けている。即ち、一定電位（例えば、電
源電位VDDまたは接地電位VSS）ノードと前記出力端子間
に接続された第２のスイッチング素子と、前記第２の入
力端子に接続され、該第２の入力端子の電位が、前記第
２の電位と前記第１の電位とほぼ等しい電位との間にあ
る場合、第１の信号を出力し、それ以外の場合、第２の
信号を出力する電位判定回路と、前記電位判定回路に接
続され、前記第２のスイッチング素子の駆動を制御する
制御回路とを設けている。

そして、前記制御回路は、前記電位取入れ期間の開始か
ら所定の期間、前記電位判定回路の第１の信号に応答し
て前記第２のスイッチング素子を導通状態にし、前記電
位判定回路の第２の信号に応答して前記第２のスイッチ
ング素子を非導通状態にし、該所定の期間以後、前記電
位判定回路の出力にかかわらず前記第２のスイッチング
素子を非導通状態にする構成にしている。

（作 用） 本発明によれば、以上のように電位保持回路を構成した
ので、電位判定回路は、第２の入力端子電位の第２の電
位から第１の電位への電位推移区間を検出し、該第２の
入力端子電位が、第２の電位と、第１の電位とほぼ等し
い電位との間にある場合、第１の信号を制御回路へ出力
し、さもなければ、第２の信号を該制御回路へ出力す
る。制御回路は、電位取入れ期間の開始から所定の期
間、電位判定回路の出力に応答して第２のスイッチング
素子をオン，オフ動作させ、該所定の期間以後では第２
のスイッチング素子を強制的にオフ状態にする。

そのため、第２のスイッチング素子は、電荷蓄積手段の
充電または放電の際に、一定電位を比較器（または、増
幅器）の出力端子に加え、これによって出力インピーダ
ンスの大きい比較器の出力を補助して電荷蓄積手段の充
放電時間を加速する。さらに、制御回路により、電圧フ
ォロアモード終了前に、第２のスイッチング素子が強制
的にオフ状態になるので、電位判定回路の閾値電位設定
誤差による過充電や過放電を最小限に抑制しうる。この
ため、簡単な回路構成で的確に、サンプリング等のため
の電位取入れ時間の短縮を行える。したがって、前記問
題点を除去できるのである。

（実施例） 先ず、本発明の理解を容易にするために、本発明の動作
原理を第４図（１），（２）および第５図を参照しつつ
説明する。なお、第４図（１）は従来の電位保持回路の
概略図で、前記第２図および第３図の主要部分のみを示
している。第４図（２）は本発明の原理を示す回路図で
ある。また、第５図は第４図（１），（２）中のコンデ
ンサ２の充電曲線を示し、二点鎖線は従来の回路の充電
曲線、実線は本発明の回路の充電曲線である。

従来の第４図（１）の回路では、定電流源用のP MOS30
を介してコンデンサ２へ充電するため、該コンデンサ２
の上端電位VCが第５図の二点鎖線のように時間に比例し
て上昇していく。そのため、上端電位VCが基準電位VRに
達する時刻はtbとなる。これに対して本発明では、OPア
ンプ１中のP MOS30の代りに、他のスイッチ素子、例え
ばP MOS32を用い、このP MOS32のゲートを接地してオン
状態にすることにより、コンデンサ２を充電するように
している。そのため、コンデンサ２の上端電位VCは、第
５図の実線のように放物線状に上昇していき、時刻taで
基準電位VRに達する。これにより、充電時間を（tb−t
a）だけ短縮できる。このように、本発明は、実線で示
す曲線によりコンデンサ２の充、放電を行うようにした
ものである。

以下、本発明の動作原理に基づいた第１と第２の実施例
を説明する。

第１図は本発明の第１の実施例を示す電位保持回路の回
路図であって、第２図の要素と同一の要素には同一の符
号が付されている。

そしてこの電位保持回路が第２図のものと異なる点は、
OPアンプ１の反転入力端（第２の入力端子）1Bと出力端
（出力端子）1Cとの間に充電加速回路40を接続したこと
である。

ここで、充電加速回路40は、電位判定回路、ゲート回路
（制御回路）及びスイッチ素子（第２のスイッチング素
子）で構成されている。電位判定回路は、例えばOPアン
プ１の反転入力端1Bに接続されたインバータ41で構成さ
れる。インバータ41は、その閾値電位VTが基準電位（第
１の電位）VRとほぼ同一となるように設計する。しか
し、製造ばらつき等のために、実際の閾値電位VTは基準
電位VRよりもわずかに小さい電位V1からわずかに高い電
位V2までの電位幅内に位置することになる。

ゲート回路は、例えば２入力のナンド回路（NAND回路）
42で構成され、このNAND回路42の一方の入力端にインバ
ータ41の出力が、他方の入力端に外部からの制御信号VC
Sが、それぞれ入力される。また、スイッチ素子は、例
えばP MOS43で構成され、このP MOS43のゲートはNAND回
路42の出力端側に、ソースは一定電位ノード（電源電圧
VDD）に、ドレインはOPアンプ１の出力端1Cに、それぞ
れ接続されている。

以上のように構成される電位保持回路の動作を、第６図
（１），（２）を参照しつつ説明する。なお、第６図
（１）は、横軸に時間（μｓ）を、縦軸にOPアンプ１の
反転入力端電位をとった第１の実施例と従来の電位取入
れ特性曲線を示すもので、実線が第１の実施例の電位取
入れ曲線、二点鎖線が第２図に示す従来の電位取入れ曲
線である。また、第６図（２）は、スイッチ（第１のス
イッチング手段）３のオン、オフ動作と、制御信号VCS
の波形を示す図であり、T1はサンプリング期間、および
T2はホールド期間を示している。

先ず、第１図において、初期状態として、スイッチ３は
オフ状態、入力電位VIは接地電位VSS、反転入力端電位
は−VR（第２の電位）、インバータ41の閾値電位VTはV1
にあるとする。この状態で、サンプリングのために、ス
イッチ３をオンすると共に制御信号VCSをＨレベルにす
ると、充電加速回路40が働いて第６図のような動作を開
始する。

すなわち、第６図において、時刻t0でスイッチ３がオン
状態になると、OPアンプ１は電圧フォロアモードとな
り、反転入力端電位（−VR）が非反転入力端電位（VR）
より低いため、OPアンプ１の出力電位VOがＨレベルとな
る。また、インバータ41の閾値電位V1が基準電位VRより
低いため、インバータ41の出力はＨレベルとなる。制御
信号VCSは時間t0以後、Ｈレベルであるため、NAND回路4
2の出力がＬレベルとなり、P MOS43がオン状態となる。
P MOS43がオン状態となると、このP MOS43を通じて電荷
蓄積手段であるコンデンサ２が充電され、反転入力端電
位が第６図（１）の実線曲線のように放物線状に上昇す
る。

時刻t1になると、反転入力端電位がインバータ41の閾値
電位V1に達し、これによりインバータ41の出力がＨレベ
ルからＬレベルへ切換り、NANDゲート42の出力がＨレベ
ルとなってP MOS43がオフ状態となる。P MOS43のオフに
よって電源電圧VDDが出力端から切り離されるため、時
刻t1から先は、OPアンプ１によりコンデンサ２の充電が
行なわれ、反転入力端電位が小さい角度で直線的に上昇
していく。

時刻t2になると、反転入力端電位が基準電位VRに達する
と共に、制御信号VCSがＬレベルへ切換わる。その後、
一定時間経過して時刻t3になると、（すなわち、サンプ
リング期間T1が終了すると）、スイッチ３がオフ状態に
なり、サンプリングを終了してホールド状態になる。こ
のホールド期間T2内に、OPアンプ１はアナログ／ディジ
タル変換を行ない、ディジタル出力信号VOを出力端1Cか
ら送出する。

なお、OPアンプ１自身がオフセット電圧Ｖαを持つと、
時刻t2以後、反転入力端電位が（VR＋Ｖα）となる。と
ころが、同一のOPアンプ１を用いて、時刻t1〜t2の間、
電圧フォロアによるサンプリングを行なうと共に、期間
T2で比較モードによるディジタル変換を行なうため、OP
アンプ１自身の持つオフセット電圧が補償される。

また、インバータ41の閾値電位VT基準電位VRよりわずか
に高いV2にある場合を考える。この場合、反転入力端電
位は時刻t1に達しても、第６図（１）の破線のように電
位V2へと放物線状に上昇を続けるため、インバータ41の
出力がＨレベルを維持する。ところが、時刻t2になる
と、制御信号VCSがＨレベルからＬレベルへ切換わるた
め、NANDゲート42の出力がＨレベルとなってP MOS43が
強制的にオフ状態になる。そのため、時刻t2において、
反転入力端電位が、電位V2より低い（VR＋Ｖα）達した
としても、時刻t2後、OPアンプ１による放電状態とな
り、第６図（１）の破線で示すように時刻t2〜T3間に基
準電位VRへと復帰する。

以上より、充電加速回路40を持つ第１の実施例と、この
回路を持たない従来の電位保持回路との、コンデンサ２
に対する充電時間を比較してみる。従来の回路では、OP
アンプ１中の定電流源用P MOS30によりコンデンサ２を
充電するため、第６図（１）の二点鎖線で示すように、
時刻t4まで充電が続けられる。これに対して、第１の実
施例では、P MOS43とP MOS30を用いてコンデンサ２を充
電するため、時刻t2にほぼ充電が完了する。このため、
第１の実施例によれば、ほぼ時刻t2〜t3間、サンプリン
グ時間を大幅に短縮できる。しかも、第１の実施例で
は、製造ばらつきに伴なうインバータ41の閾値電位VTに
一定の上下幅があっても、制御信号VCSにより強制的にP
MOS43をオフ状態にするため、構造簡単にして安定し
た、かつ高精度な動作が期待できる。

次に、第１図において、初期状態として、OPアンプ１の
反転入力端電位が基準電位VRやインバータ41の閾値電位
VTより高電位にするとする。この状態で、サンプリング
のために、スイッチ３をオンすると共に制御信号VCSを
Ｈレベルにする。ところが、インバータ41の出力はＬレ
ベルとなるため、NAND回路42の出力がＨレベルとなり、
P MOS43がオフ状態を維持する。このため、従来と同様
に、OPアンプ１は電圧フォロア動作により、OPアンプ１
の内部回路によってコンデンサ２が放電し、反転入力端
電位が基準電位VRと等しくなる。

第７図は本発明の第２の実施例を示す電位保持回路の回
路図、および第８図は第７図中のOPアンプの回路図であ
る。なお、第１図および第３図中の要素と同一の要素に
は同一の符号が付されている。

そしてこの第２実施例が上記第１実施例と異なる点は、
非反転入力端（第１の入力端子）100A、反転入力端（第
２の入力端子）100B及び出力端（出力端子）100Cを有す
るOPアンプ100の回路構成が異なることと、それに伴な
ってこのOPアンプ100の非反転入力端100Bと出力端100C
の間に放電加速回路140を接続したことである。

第１の実施例において、OPアンプ１における電圧フォロ
アモード時の充電能力が不十分である場合、充電加速回
路を設けると、充電速度を速めるという利点があった。
ところが、第８図のような定電流放電形のOPアンプ100
の場合には、放電能力が不十分であるため、放電能力を
補助する放電加速回路140を設けると、放電速度を速め
るという利点がある。

さらに説明すると、第８図のOPアンプ100は、第３図のO
Pアンプ１の電源電位VDDと接地電位VSSを逆にすると共
に、P MOSをN MOSに、N MOSをP MOSにそれぞれ置き換え
た回路構成をしている。すなわち、初段差動増幅回路
は、非反転入力端100Aに接続されたN MOS110と、反転入
力端100Bに接続されたN MOS111と、定電流源用のN MOS1
12と、負荷用のP MOS113,114とで構成され、この初段差
動増幅回路により非反転入力端電位と反転入力端電位の
電位差が増幅され、出力段増幅回路に与えられる。出力
段増幅回路は、N MOS130とP MOS131の直列回路で構成さ
れ、N MOS130とP MOS131の接続点に出力端100Cが接続さ
れ、この出力端100Cから出力信号V0が送出される。定電
流回路は、定電流源用のN MOS120と、負荷用のP MOS121
及びN MOS122との直列回路で構成されている。このOPア
ンプ100は、定電流動作をするN MOS130により、定電流
の放電となる。

この放電不足を補う放電加速回路は、第７図に示される
ように、電位判定回路、ゲート回路（制御回路）及びス
イッチ素子（第２のスイッチング素子）で構成される。
電位判定回路は、例えば反転入力端100Bに接続されたイ
ンバータ141で構成され、このインバータ141の閾値電位
VTは基準電位（第１の電位）VRとほぼ等しくなるように
作られる。ゲート回路は、例えばインバータ141の出力
と制御信号とを入力する２入力のノア回路（NOR回路）1
42で構成される。また、スイッチ素子は、例えばN MOS1
43で構成され、そのN MOS143のゲートが、NOR回路142の
出力側に、ソースが一定電位ノード（接地電位VSS）
に、ドレインが出力段100Cに、それぞれ接続されてい
る。

第９図（１），（２）は第７図の回路動作を説明するた
めの図である。第６図（１），（２）と同様に、第９図
（１）は第２の実施例と従来の電位取入れ特性曲線を示
すもので、実線が第２の実施例の、二点鎖線が第２図の
従来の、電位取入れ曲線である。また、第９図（２）
は、スイッチ３のオン、オフ動作と、制御信号VCSの波
形を示す図である。

先ず、第９図（１）において、初期状態として反転入力
端電位がVDD（第２の電位）で、基準電位VRより高いと
する。スイッチ３をオンすると共に、制御信号VCSをＬ
レベルにすると、インバータ141の出力がＬレベルとな
り、NOR回路142の出力がＨレベルとなってN MOS143がオ
ンする。これによって出力端100Cが接地電位VSSに接続
され、時刻t0〜t1間で放物線状に急速放電を行なう。そ
の結果、反転入力端電位がインバータ141の閾値電位V2
〜V1より低くなり、時刻t1時にN MOS143がオフし、時刻
t1〜t3間でOPアンプ100の出力段により放電を行なう。
時刻t3以後は、第１実施例とほぼ同様に動作する。

また、初期状態として、反転入力端電位が基準電位VRよ
り低い場合に、スイッチ３のオンにより、OPアンプ100
の出力段でコンデンサ２への充電が行なわれる。

而して第２の実施例によれば、従来の回路に比べ、放電
速度を大幅に短縮できるばかりか、上記第１の実施例と
同様に、製造ばらつき等によりインバータ141の閾値電
位VTが一定の電位幅V1〜V2内にあっても、安定した動作
が期待できる。

なお、本発明は、OPアンプ1,100以外に、電圧フォロア
回路を有する他の増幅器や比較器に適用できることはい
うまでもない。

（発明の効果） 以上詳細に説明したように、本発明によれば、一定電位
を比較器の出力端子に投入する第２のスイッチング素子
と、第１の電位とほぼ等しい電位と第２の入力端子電位
とを比較して第１または第２の信号を出力する電位判定
回路と、前記第1,第２の信号等に基づき前記第２のスイ
ッチング素子のオン，オフを制御する制御回路とを設
け、前記第２の入力端子電位の第２の電位から前記第１
の電位とほぼ等しい電位への電位推移期間中、前記一定
電位を比較器の出力端子へ投入するようにしたので、簡
単な回路構成で、的確に、サンプリング等のための電位
取入れ時間を短縮できる。しかも、制御回路で第２のス
イッチング素子のオン，オフを制御するようにしたの
で、電位判定回路の閾値電位が一定の電位幅内でばらつ
きがあっても、安定した動作を期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す電位保持回路の回
路図、第２図は従来の電位保持回路の回路図、第３図は
第２図のOPアンプの回路図、第４図（１），（２）およ
び第５図は本発明の動作原理を説明するための図、第６
図（１），（２）は第１図の動作を説明するための図、
第７図は本発明の第２の実施例を示す電位保持回路の回
路図、第８図は第７図中のOPアンプの回路図、第９図
（１），（２）は第５図の動作を説明するための図であ
る。 1,100……増幅器（OPアンプ）、1A,100A……非反転入力
端（第１の入力端子）、1B,100B……反転入力端（第２
の入力端子）、1C,100C……出力端（出力端子）、２…
…コンデンサ（電荷蓄積手段）、３……スイッチ（第１
のスイッチング素子）、41,141……電位判定回路、42,1
42……ゲート回路（制御回路）、43,143……スイッチ素
子（第２のスイッチング素子）、VDD……電源電位、VI
……入力電位、VO……出力電位、VR……基準電位（第１
の電位）、VSS……接地電位、VT,V1,V2……閾値電位。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の電位が与えられる第１の入力端子、
   電荷蓄積手段に接続された第２の入力端子、および出力
   端子を有する比較器と、前記第２の入力端子と前記出力
   端子間に接続された第１のスイッチング素子とを備え、 前記第２の入力端子の電位を、前記第１のスイッチング
   素子が導通状態にある電位取入れ期間に、第２の電位か
   ら前記第１の電位に変化させる電位保持回路において、 一定電位ノードと前記出力端子間に接続された第２のス
   イッチング素子と、 前記第２の入力端子に接続され、該第２の入力端子の電
   位が、前記第２の電位と前記第１の電位とほぼ等しい電
   位との間にある場合、第１の信号を出力し、それ以外の
   場合、第２の信号を出力する電位判定回路と、 前記電位判定回路に接続され、前記第２のスイッチング
   素子の駆動を制御する制御回路とを設け、 前記制御回路は、前記電位取入れ期間の開始から所定の
   期間、前記電位判定回路の第１の信号に応答して前記第
   ２のスイッチング素子を導通状態にし、前記電位判定回
   路の第２の信号に応答して前記第２のスイッチング素子
   を非導通状態にし、該所定の期間以後、前記電位判定回
   路の出力にかかわらず前記第２のスイッチング素子を非
   導通状態にする構成にしたことを特徴とする電位保持回
   路。