JPS61194694A - イオン注入バブルメモリ素子 - Google Patents
イオン注入バブルメモリ素子Info
- Publication number
- JPS61194694A JPS61194694A JP60033820A JP3382085A JPS61194694A JP S61194694 A JPS61194694 A JP S61194694A JP 60033820 A JP60033820 A JP 60033820A JP 3382085 A JP3382085 A JP 3382085A JP S61194694 A JPS61194694 A JP S61194694A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- loop
- pattern
- transfer loop
- corner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はイオン注入バブルメモリ素子に関し、特に２つ
の転送ループ間の双方向トランスファー特性を改良した
イオン注入パズルメモリ素子に関する。
の転送ループ間の双方向トランスファー特性を改良した
イオン注入パズルメモリ素子に関する。
近年、イオン注入バブルメモリ素子は高密度化、大容量
化が実現できるものとして注目を集めている。この素子
の構成はアクセスタイムを短くするために、第４図に示
す様に、発生器１１．検出器１２を有する転送路（メジ
ャーライン）１０および２つの転送ループ群（キャッシ
ュループ２５．ストレージループ１４）からなるオンチ
ップキャッシュ構成とすることが望ましい。
化が実現できるものとして注目を集めている。この素子
の構成はアクセスタイムを短くするために、第４図に示
す様に、発生器１１．検出器１２を有する転送路（メジ
ャーライン）１０および２つの転送ループ群（キャッシ
ュループ２５．ストレージループ１４）からなるオンチ
ップキャッシュ構成とすることが望ましい。
この構成の２つの転送ループ（１３，１４）間のトラン
スファーゲー）１５の動作についての詳細は、例えばＨ
，Ｕｒａｉらの論文″’Ａ ＢＩＤＥＲＥＣ−ＴＩＯＮ
ＡＬ ＬＯＯＰ−Ｔｏ−ＬＯＯＰ ＴＲＡＮ８ＦＥＲＧ
ＡＴＥ ＦＯＲＩＯＮ−ＩＭＰＬＡＮＴＥＤ ＢＵＢＢ
ＵＬＥＤＥＶＩＣＥＳ ＷＩＴＨＯＮ ＣＨＩＰ ＣＡ
ＣＨＥ ＯＲＧＡ−Ｎ Ｉ ＺＡＴ Ｉ ＯＮ”、（′
″ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ８ＯＮ ＭＡＧＮ
ＥＴＩＣ８”、ＶＯＬ、ＭＡＧ−１９，ＮＯ，５゜ＳＥ
ＰＴＥＭＢＥＲ１９８３，１８４７〜１８４９頁参照）
に示されている、 第５図は第４図の２つの転送ループ１３．１４間のトラ
ンスゲート１５の部分を示す平面図である。図中、１，
２はイオン注入を用いて形成された転送ループ（１３，
１４）、 ３はトランスファーゲート１５を構成する
導体パターンである。ここで転送ループ１上の位置人に
あるバブルドメイン６を転送ループ２にトランスファー
する場合を考える。
スファーゲー）１５の動作についての詳細は、例えばＨ
，Ｕｒａｉらの論文″’Ａ ＢＩＤＥＲＥＣ−ＴＩＯＮ
ＡＬ ＬＯＯＰ−Ｔｏ−ＬＯＯＰ ＴＲＡＮ８ＦＥＲＧ
ＡＴＥ ＦＯＲＩＯＮ−ＩＭＰＬＡＮＴＥＤ ＢＵＢＢ
ＵＬＥＤＥＶＩＣＥＳ ＷＩＴＨＯＮ ＣＨＩＰ ＣＡ
ＣＨＥ ＯＲＧＡ−Ｎ Ｉ ＺＡＴ Ｉ ＯＮ”、（′
″ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ８ＯＮ ＭＡＧＮ
ＥＴＩＣ８”、ＶＯＬ、ＭＡＧ−１９，ＮＯ，５゜ＳＥ
ＰＴＥＭＢＥＲ１９８３，１８４７〜１８４９頁参照）
に示されている、 第５図は第４図の２つの転送ループ１３．１４間のトラ
ンスゲート１５の部分を示す平面図である。図中、１，
２はイオン注入を用いて形成された転送ループ（１３，
１４）、 ３はトランスファーゲート１５を構成する
導体パターンである。ここで転送ループ１上の位置人に
あるバブルドメイン６を転送ループ２にトランスファー
する場合を考える。
バブルドメイン６は面内回転磁界に応じ・て転送ループ
パターン端部に生じる正のチャージドウオールに引かれ
矢印Ｂの方向に転送されるが、位置Ｂ（面内回転磁界で
は方向Ｘ）に来たときに導体ノくターン切れ込み部７４
に正（引力）の磁界が生じる様に導体にパルス電流をか
けるとノくプルドメイン６はパターン切込み部４に引き
込まれ保持される。例えば、面内回転磁界Ｙの方向では
、チャージドウオールが図中のｅｅで示す位置にあり、
この様な早いタイミングで電流パルスを切ると、負のチ
ャージドウオールの反発力を受は矢印りの方向に移動し
、ポテンシャル的に安定な位置Ｅまで来る。
パターン端部に生じる正のチャージドウオールに引かれ
矢印Ｂの方向に転送されるが、位置Ｂ（面内回転磁界で
は方向Ｘ）に来たときに導体ノくターン切れ込み部７４
に正（引力）の磁界が生じる様に導体にパルス電流をか
けるとノくプルドメイン６はパターン切込み部４に引き
込まれ保持される。例えば、面内回転磁界Ｙの方向では
、チャージドウオールが図中のｅｅで示す位置にあり、
この様な早いタイミングで電流パルスを切ると、負のチ
ャージドウオールの反発力を受は矢印りの方向に移動し
、ポテンシャル的に安定な位置Ｅまで来る。
この場合、最初は位置Ｂにあったバブルドメイン６は面
内回転磁界が一周する間に位置Ｅに来ることになる。
内回転磁界が一周する間に位置Ｅに来ることになる。
一方、パルス幅が半周期長い場合を考えると、パルス電
流が切れたとき図中に示したチャージドウオールは正負
逆に存在する。従ってパズルドメインはパターン引込み
部４付近にある正のチャージドウオールに引き付けられ
、その後止のチャージドウオールの動きに従って移動す
ることになる。
流が切れたとき図中に示したチャージドウオールは正負
逆に存在する。従ってパズルドメインはパターン引込み
部４付近にある正のチャージドウオールに引き付けられ
、その後止のチャージドウオールの動きに従って移動す
ることになる。
この場合始め位置人にあったバブルドメインは１周期後
にはパターン引込み部の位置に有り、位置Ｅに来るのは
２周期後である。この様に２通シのゲート動作が可能で
あって前者を早ビットモード。
にはパターン引込み部の位置に有り、位置Ｅに来るのは
２周期後である。この様に２通シのゲート動作が可能で
あって前者を早ビットモード。
後者を遅ビットモードと称する。
また、転送ルースカら転送ループ１にトランスファーさ
せる場合も同様２つのモードが存在する。
せる場合も同様２つのモードが存在する。
ここで素子がオンチップキャッシュの様な構成をとる場
合、キャッジ−ループ１２．からストレージループ１４
に入れたバブルドメイン６を読み出す場合、キャッシュ
ループ１３の元の位置に戻せる様にストレージループビ
ット数をキャッシエループビット数の整数倍とし、トラ
ンスファー動作は一方の方向を早ビットモード、他方を
遅ビットモードで行なう様にするのが一般的である。
合、キャッジ−ループ１２．からストレージループ１４
に入れたバブルドメイン６を読み出す場合、キャッシュ
ループ１３の元の位置に戻せる様にストレージループビ
ット数をキャッシエループビット数の整数倍とし、トラ
ンスファー動作は一方の方向を早ビットモード、他方を
遅ビットモードで行なう様にするのが一般的である。
ビットモードを使う場合、パルス電流が切られた時速か
にパターン引込み部４からＦｆ−位置Ｅｔで移動しなけ
ればならない。しかし、バイアス磁界が高くなるとチャ
ージドウオールとの相互作用が弱くなって正常な移動が
難くなシ、遅ビットモードが混じるエラーやパズルドメ
インの消えが生じやすい。一方、遅ビットモードを使う
場合、パターン引込み部４近くまで正のチャージドウオ
ールが来るまではバブルドメインを電流によってパター
ン引出し部４の位置に保持しておく必要がある。
にパターン引込み部４からＦｆ−位置Ｅｔで移動しなけ
ればならない。しかし、バイアス磁界が高くなるとチャ
ージドウオールとの相互作用が弱くなって正常な移動が
難くなシ、遅ビットモードが混じるエラーやパズルドメ
インの消えが生じやすい。一方、遅ビットモードを使う
場合、パターン引込み部４近くまで正のチャージドウオ
ールが来るまではバブルドメインを電流によってパター
ン引出し部４の位置に保持しておく必要がある。
しかし、バイアス磁界が低い個所では、チャージドウオ
ールとの相互作用が強いためにパルス電流がかかり、パ
ターン引出し部４の位置に引き込まれるとすぐに近くに
生じる負のチャージドウオールの反発力や位置Ｅの近く
にある正のチャージドウオールの引力によシ、この位置
Ｅに移動するという早ビットモードの混じるエラーが生
じやすい。
ールとの相互作用が強いためにパルス電流がかかり、パ
ターン引出し部４の位置に引き込まれるとすぐに近くに
生じる負のチャージドウオールの反発力や位置Ｅの近く
にある正のチャージドウオールの引力によシ、この位置
Ｅに移動するという早ビットモードの混じるエラーが生
じやすい。
従って、早ビットモードのトランスファーハ高バイアス
磁界側のマージンが悪く、遅ビットモードのトランスフ
ァーは低バイアス磁界側のマージンが悪いため、バイア
ス磁界マージンの整合性が悪くなり、共通マージンが十
分得られないという欠点があった。。
磁界側のマージンが悪く、遅ビットモードのトランスフ
ァーは低バイアス磁界側のマージンが悪いため、バイア
ス磁界マージンの整合性が悪くなり、共通マージンが十
分得られないという欠点があった。。
本発明の目的は、このような欠点を解決し、バイアス磁
界マージンを大きくして、エラーの発生を少くしたイオ
ン注入バブルメモリ素子を提供することにある。
界マージンを大きくして、エラーの発生を少くしたイオ
ン注入バブルメモリ素子を提供することにある。
本発明の構成は、コーナーパターンが互い隣接した第１
および第２の転送ループと、これら第１および第２の転
送ループの各コーナーパターン部分に配置されたトラン
スファー動作用の導体パターンとを有し、前記第１の転
送ループから前記第２の転送ループへのトランスファー
を早ビットモードで行い、前記第２の転送ループから前
記第１の転送ループへのトランスファーを遅ビットモー
ドで行うイオン注入パズルメモリ素子において、前記第
１の転送ループのコーナーパターンの長さを前記第２の
転送ループのコーナーパターンよシ長くしたことを特徴
とする。
および第２の転送ループと、これら第１および第２の転
送ループの各コーナーパターン部分に配置されたトラン
スファー動作用の導体パターンとを有し、前記第１の転
送ループから前記第２の転送ループへのトランスファー
を早ビットモードで行い、前記第２の転送ループから前
記第１の転送ループへのトランスファーを遅ビットモー
ドで行うイオン注入パズルメモリ素子において、前記第
１の転送ループのコーナーパターンの長さを前記第２の
転送ループのコーナーパターンよシ長くしたことを特徴
とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図で、ドメイン径ＩＪ
ｍのイオン注入バブルメモリ素子における転送ループ間
のトランスファーゲートとその近傍を示している。第１
の転送ループ１と第２の転送ループ２は、４ａｍピッチ
の連続したディスクパターンと互いに隣接したコーナー
パターンからなシ、導体パターン３にパルス電流をかけ
ることによりコーナーパターンを介した双方向トランス
ファーが行なわれる。本実施例では、第１の転送ループ
１から第２の転送ループ２へのトランスファーは早ビッ
トモードで行い、第２の転送ループ２から第１の転送ル
ープ１へのトランスファーは遅ビットモードで行うこと
とし、第２の転送ループ２のコーナーパターンの長さ１
２を短くし、第１の転送パターンのコーナーパターンの
長さ１１を長くしている。従来のコーナーパターンの長
さは両方とも６μｍとしていたが、本実施例では第２の
転送ループ２のコーナーパターンを５ａｍ、第１の転送
ループ１のコーナーパターンを８Ｊｍとしている。
ｍのイオン注入バブルメモリ素子における転送ループ間
のトランスファーゲートとその近傍を示している。第１
の転送ループ１と第２の転送ループ２は、４ａｍピッチ
の連続したディスクパターンと互いに隣接したコーナー
パターンからなシ、導体パターン３にパルス電流をかけ
ることによりコーナーパターンを介した双方向トランス
ファーが行なわれる。本実施例では、第１の転送ループ
１から第２の転送ループ２へのトランスファーは早ビッ
トモードで行い、第２の転送ループ２から第１の転送ル
ープ１へのトランスファーは遅ビットモードで行うこと
とし、第２の転送ループ２のコーナーパターンの長さ１
２を短くし、第１の転送パターンのコーナーパターンの
長さ１１を長くしている。従来のコーナーパターンの長
さは両方とも６μｍとしていたが、本実施例では第２の
転送ループ２のコーナーパターンを５ａｍ、第１の転送
ループ１のコーナーパターンを８Ｊｍとしている。
第２図は第１の転送ループから第２の転送ループへの早
ビットモードトランスファーにおけるパルス幅とバイア
スマージンの関係を示す特性図である。ここでは、面内
回転磁界幅を５ｏｏｅ、その周波数を１００ｋＨｚ、パ
ルス電流振幅４０ｍＡとし、パルス電流室上シ位相はバ
ブルドメイン１１が、第１図の位置ＰＫあって面内回転
磁界方向１５０°の時とした。第２図の実線内が本実施
例の場合のマージン領域、従来のコーナーパターンの長
さ６ＪＩｍのマージンを破線で示した。この図から明ら
かな様に本実施例の場合、バイアス磁界マージンの上限
が約５０ｅ改善されている。これは、バブルドメインが
電流パルスによシ生ずる磁界によって導体パターン切れ
込み部４に引き込まれた後解放された時、くびれの位置
Ｇまでの距離が短く移動しやすいので遅ビットになるエ
ラーが起シ難いからである。
ビットモードトランスファーにおけるパルス幅とバイア
スマージンの関係を示す特性図である。ここでは、面内
回転磁界幅を５ｏｏｅ、その周波数を１００ｋＨｚ、パ
ルス電流振幅４０ｍＡとし、パルス電流室上シ位相はバ
ブルドメイン１１が、第１図の位置ＰＫあって面内回転
磁界方向１５０°の時とした。第２図の実線内が本実施
例の場合のマージン領域、従来のコーナーパターンの長
さ６ＪＩｍのマージンを破線で示した。この図から明ら
かな様に本実施例の場合、バイアス磁界マージンの上限
が約５０ｅ改善されている。これは、バブルドメインが
電流パルスによシ生ずる磁界によって導体パターン切れ
込み部４に引き込まれた後解放された時、くびれの位置
Ｇまでの距離が短く移動しやすいので遅ビットになるエ
ラーが起シ難いからである。
第３図は第２の転送ループ２から第１の転送ループ１へ
の遅ビットトランスファーにおけるパルス幅とバイアス
磁界マージンの関係を示す特性図である。この場合のパ
ルス電流室上シ位相は、バブルドメインが第１図の位置
Ｈにある面内回転磁界方向３３００の時とし、その他条
件は電流方向が逆となることを除いて第２図の場合と同
様である。
の遅ビットトランスファーにおけるパルス幅とバイアス
磁界マージンの関係を示す特性図である。この場合のパ
ルス電流室上シ位相は、バブルドメインが第１図の位置
Ｈにある面内回転磁界方向３３００の時とし、その他条
件は電流方向が逆となることを除いて第２図の場合と同
様である。
この図かられかる様に本実施例の場合、バイアス磁界マ
ージン下限が約５０ｅ改善されている。これはパズルド
メインが電流パルスによる磁界によって導体パターン切
れ込み部５に引き込まれ保持されている時、くびれ個所
Ｊまでの距離ｌｘが長くチャージドウオール等との相互
作用によって位置Ｊｌで移動してしまうといった早ビッ
トモードになるエラーが起き難いからである、 第２図、第３図を比較して明らかな様に、２つのトラン
スファー動作の共通マージンは従来例では１５０８糧度
でめったのに対し本実施例の場合２５０ｅ程度にもなシ
そのマージンが大きいことがわかる。
ージン下限が約５０ｅ改善されている。これはパズルド
メインが電流パルスによる磁界によって導体パターン切
れ込み部５に引き込まれ保持されている時、くびれ個所
Ｊまでの距離ｌｘが長くチャージドウオール等との相互
作用によって位置Ｊｌで移動してしまうといった早ビッ
トモードになるエラーが起き難いからである、 第２図、第３図を比較して明らかな様に、２つのトラン
スファー動作の共通マージンは従来例では１５０８糧度
でめったのに対し本実施例の場合２５０ｅ程度にもなシ
そのマージンが大きいことがわかる。
以上説明した様に、本発明によれば、コーナーパターン
の長さを変えることにより、高バイアス磁界側のマージ
ンが悪い傾向のある早ビットモードによるトランスファ
ー動作の高バイアス磁界側マージンおよび低バイアス磁
界側マージンが悪い傾向にある遅ビットモードによるト
ランスファー動作の低バイアス磁界側マージンをそれぞ
れ改善することができるので、各々のトランスファーマ
ージンを改善すると共に共通マージンを改善する効果が
ある。
の長さを変えることにより、高バイアス磁界側のマージ
ンが悪い傾向のある早ビットモードによるトランスファ
ー動作の高バイアス磁界側マージンおよび低バイアス磁
界側マージンが悪い傾向にある遅ビットモードによるト
ランスファー動作の低バイアス磁界側マージンをそれぞ
れ改善することができるので、各々のトランスファーマ
ージンを改善すると共に共通マージンを改善する効果が
ある。
第１図は本発明の一実施例の転送ループ間トランスファ
ーゲートの平面図、第２図、第３図は第１転送ループか
ら第２転送ループへおよび第２転送ループから第１転送
ループへの早ビットモードおよび遅ビットモードのトラ
ンスファーにおけるパルス幅とバイアス磁界マージンの
関係を示す特性図、第４図は一般のオンチップキャッシ
ュ方式のバブルメモリ素子の構成図、第５図は従来のイ
オン注入バブルメモリ素子の転送ループ間トランスファ
ーゲートの平面図である 図において１・・・・・第１
の転送ループ、２・・・・・・第２の転送ループ。
ーゲートの平面図、第２図、第３図は第１転送ループか
ら第２転送ループへおよび第２転送ループから第１転送
ループへの早ビットモードおよび遅ビットモードのトラ
ンスファーにおけるパルス幅とバイアス磁界マージンの
関係を示す特性図、第４図は一般のオンチップキャッシ
ュ方式のバブルメモリ素子の構成図、第５図は従来のイ
オン注入バブルメモリ素子の転送ループ間トランスファ
ーゲートの平面図である 図において１・・・・・第１
の転送ループ、２・・・・・・第２の転送ループ。
Claims (1)
- コーナーパターンが互いに隣接した第１および第２の転
送ループと、これら第１および第２の転送ループの各コ
ーナーパターン部分に配置されたトランスファー動作用
導体パターンとを有し、前記第１の転送ループから前記
第２の転送ループへのトランスファーを早ビットモード
で行い、前記第２の転送ループから前記第１の転送ルー
プへのトランスファーを遅ビットモードで行うイオン注
入バブルメモリ素子において、前記第１の転送ループの
コーナーパターンの長さが前記第２の転送ループのコー
ナーパターンの長さより長いことを特徴とするイオン注
入バブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033820A JPS61194694A (ja) | 1985-02-22 | 1985-02-22 | イオン注入バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033820A JPS61194694A (ja) | 1985-02-22 | 1985-02-22 | イオン注入バブルメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194694A true JPS61194694A (ja) | 1986-08-29 |
Family
ID=12397119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033820A Pending JPS61194694A (ja) | 1985-02-22 | 1985-02-22 | イオン注入バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194694A (ja) |
-
1985
- 1985-02-22 JP JP60033820A patent/JPS61194694A/ja active Pending
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