JPS6119147A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6119147A JPS6119147A JP13892784A JP13892784A JPS6119147A JP S6119147 A JPS6119147 A JP S6119147A JP 13892784 A JP13892784 A JP 13892784A JP 13892784 A JP13892784 A JP 13892784A JP S6119147 A JPS6119147 A JP S6119147A
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- stepped sections
- silicon layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置を製造する際に生ずる段差もしく
は凹凸を停電で軽減する方法、及び凹部に絶縁物もしく
は導電性物質を埋め込むことにエフ、微細な素子間分離
領域もしくは配線を形成する半導体装置の製造方法に関
するものである。
は凹凸を停電で軽減する方法、及び凹部に絶縁物もしく
は導電性物質を埋め込むことにエフ、微細な素子間分離
領域もしくは配線を形成する半導体装置の製造方法に関
するものである。
（従来技術及び発明が解決しようとする問題点）集積回
路などの半導体装置の製造工程において生ずる半導体基
板上の段差もしくは凹凸は、後のリングラフィ工程にお
けるバタン精度を劣化させ、あるいは前記段差もしくは
凹凸をまたがって形成される配線の切断を生じさせる。
路などの半導体装置の製造工程において生ずる半導体基
板上の段差もしくは凹凸は、後のリングラフィ工程にお
けるバタン精度を劣化させ、あるいは前記段差もしくは
凹凸をまたがって形成される配線の切断を生じさせる。
従って、基板上の段差もしくは凹凸をできるだけ少くす
ることは、半導体装置の微細化、もしくは歩留′１シ同
上に関して型費である。
ることは、半導体装置の微細化、もしくは歩留′１シ同
上に関して型費である。
従来、シリコン集積回路の第一層金属配線會形成する前
に段差もしくは凹凸を軽減する技術としては、リンを含
む二酸化シリコンを堆積し、この膜を熱処理によジ流動
させ、急峻な段差全なだらかにするものがあった。しか
し、前記従米技術においては、熱処理に９５０℃以上の
温度全必埜とするため、浅い接合を肩する素子では接合
部の不純物分布が変化して素子の特性が劣化テる欠点が
あつ７Ｃ，さらに前記従来技術においては、急峻な段差
を軽減したり、深い溝を完全に埋めるには流動性がなお
不十分である欠点があった。
に段差もしくは凹凸を軽減する技術としては、リンを含
む二酸化シリコンを堆積し、この膜を熱処理によジ流動
させ、急峻な段差全なだらかにするものがあった。しか
し、前記従米技術においては、熱処理に９５０℃以上の
温度全必埜とするため、浅い接合を肩する素子では接合
部の不純物分布が変化して素子の特性が劣化テる欠点が
あつ７Ｃ，さらに前記従来技術においては、急峻な段差
を軽減したり、深い溝を完全に埋めるには流動性がなお
不十分である欠点があった。
また、溝埋め込みによる素子間分離技術として従来用い
られてきた工程の一例を第５図に示す。図においてｌは
ｐ形半導体基板、２はｎ型エピタキシャル層である。エ
ピタキシャル層の分離島２を形成する場合、基板１まで
到達する分離溝３を方向性エツチング技術を用いて形成
し、第５図（ａ）の構造を得る。ついで、分離溝３を埋
めるために絶縁性物質４を堆積して第５図（ｂ）の構造
を作製し、ついで、絶縁層４の表面をエツテングして第
５図（Ｃ）の構造を得る。しかし上記従来技術では、絶
縁性物質４の堆積後の形状が下地の形状に強く依存し、
加工形状の制御が困難であること、さらに異なる形状の
溝を同時に平坦に埋めることが困難であるという欠点を
有していた。
られてきた工程の一例を第５図に示す。図においてｌは
ｐ形半導体基板、２はｎ型エピタキシャル層である。エ
ピタキシャル層の分離島２を形成する場合、基板１まで
到達する分離溝３を方向性エツチング技術を用いて形成
し、第５図（ａ）の構造を得る。ついで、分離溝３を埋
めるために絶縁性物質４を堆積して第５図（ｂ）の構造
を作製し、ついで、絶縁層４の表面をエツテングして第
５図（Ｃ）の構造を得る。しかし上記従来技術では、絶
縁性物質４の堆積後の形状が下地の形状に強く依存し、
加工形状の制御が困難であること、さらに異なる形状の
溝を同時に平坦に埋めることが困難であるという欠点を
有していた。
（発明が解決しようとする問題点）
本発明は、これらの欠点を解決するために提案されたも
ので、低温で流動性を有する物質により、基板上の段差
もしくは凹凸を解消することを目的とする。
ので、低温で流動性を有する物質により、基板上の段差
もしくは凹凸を解消することを目的とする。
また本発明の他の目的は、溝に絶縁性もしくは導電性物
質を平坦に埋め込む簡便な方法を提供することにある。
質を平坦に埋め込む簡便な方法を提供することにある。
上記の目的を達成するため、本発明は半導体基板上に形
成された段差もしくは凹凸部上に、少くともゲルマニウ
ムを含むシリコン層を堆積し、ついで当該層を酸化して
絶縁層に変えるこ、とによシ半導体基板上の段差もしく
は凹凸の程度を軽減することを特徴とする半導体装置の
製造方法を発明の要旨とするものである。
成された段差もしくは凹凸部上に、少くともゲルマニウ
ムを含むシリコン層を堆積し、ついで当該層を酸化して
絶縁層に変えるこ、とによシ半導体基板上の段差もしく
は凹凸の程度を軽減することを特徴とする半導体装置の
製造方法を発明の要旨とするものである。
次に本発明の実施例を添付図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことは言
うまでもない。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことは言
うまでもない。
第１図は本発明の実施例を示すものであって、図におい
て５はトランジスタ、ダイオード、抵抗、容量等を形成
したシリコン基板で、ここまでの製造工程において段差
６を生じている。７は少くともゲルマニウムを含むシリ
コン層であり、ＣＶＤ法、スパッタ法等を用いて堆積す
る。
て５はトランジスタ、ダイオード、抵抗、容量等を形成
したシリコン基板で、ここまでの製造工程において段差
６を生じている。７は少くともゲルマニウムを含むシリ
コン層であり、ＣＶＤ法、スパッタ法等を用いて堆積す
る。
この実施例では、シランとゲルマンの熱分解による減圧
ＣＶＤ法を用い、温度４５０℃、圧力０．２’ｌ’ｏｒ
ｒのもとで、シランに対するゲルマンの流量比を６０優
として堆積した。このシリコン層７の段差６における形
状は、素子全形成したシリコン基板５における段差の形
状をそのまま保っている。このシリコン層７の膜厚は、
シリコン基板５における最大の段差の約７０％となるよ
うに堆積した。ついで、このシリコン層７を酸化して絶
縁層とするが、前記シリコン層７はゲルマニウムを含む
ため酸化速度が大きく、例えば、０．７μｍのシリコン
層７は８００℃における加湿酸化法で印分ですべて酸化
される。
ＣＶＤ法を用い、温度４５０℃、圧力０．２’ｌ’ｏｒ
ｒのもとで、シランに対するゲルマンの流量比を６０優
として堆積した。このシリコン層７の段差６における形
状は、素子全形成したシリコン基板５における段差の形
状をそのまま保っている。このシリコン層７の膜厚は、
シリコン基板５における最大の段差の約７０％となるよ
うに堆積した。ついで、このシリコン層７を酸化して絶
縁層とするが、前記シリコン層７はゲルマニウムを含む
ため酸化速度が大きく、例えば、０．７μｍのシリコン
層７は８００℃における加湿酸化法で印分ですべて酸化
される。
第１図（ｂ）は前記シリコン層を酸化した後の断面図で
あり、８は前記シリコン層を酸化することに工す形成さ
れた絶縁層である。絶縁層８は段差６上に約５μｍにわ
たシ、なだらかに段差６を覆っている。上記のシリコン
層組成と酸化条、件のもとでは、例えばシリコン基板５
の初期段差角（第１図（ａ）のθ）が８０°のとき、こ
れを７以下に低下させ、第１図（ｂ）のθ′の値で２０
°以下にすることができる。第１図（ｅ）における９は
、第１図（ｂ）の構造における絶縁層８の上に形成した
金属配線でちゃ、絶縁層８が段差６を軽減した効果にニ
ジ、段差６における金稿電極９の切断は全く見られず、
さらに段差部６で薄くなるようなこともなかった。以上
の効果は、シリコン層７がゲルマニウムを含むため酸化
時に流動性を有するためであり、シリコン層７の酸化速
度が大きいので、シリコン基板５に形成された素子に影
響を及は丁ことのない低温・短時間で絶縁層に変えるこ
とができる。
あり、８は前記シリコン層を酸化することに工す形成さ
れた絶縁層である。絶縁層８は段差６上に約５μｍにわ
たシ、なだらかに段差６を覆っている。上記のシリコン
層組成と酸化条、件のもとでは、例えばシリコン基板５
の初期段差角（第１図（ａ）のθ）が８０°のとき、こ
れを７以下に低下させ、第１図（ｂ）のθ′の値で２０
°以下にすることができる。第１図（ｅ）における９は
、第１図（ｂ）の構造における絶縁層８の上に形成した
金属配線でちゃ、絶縁層８が段差６を軽減した効果にニ
ジ、段差６における金稿電極９の切断は全く見られず、
さらに段差部６で薄くなるようなこともなかった。以上
の効果は、シリコン層７がゲルマニウムを含むため酸化
時に流動性を有するためであり、シリコン層７の酸化速
度が大きいので、シリコン基板５に形成された素子に影
響を及は丁ことのない低温・短時間で絶縁層に変えるこ
とができる。
第２図は、本発明全二層配線工程における第一層金属配
線と第二層金属配線間の層間絶縁膜形成に用いた実施例
である。図においてｌＯは第一層金属配線で、ここでは
モリブデンを用いたが７５０℃の熱処理に工りシリコン
とのコンタクト部が劣化しない金属であればよい。１１
は、ＣＶＤＫ工り堆積した少くともゲルマニウムを含む
シリコン層を酸化させることにより形成した絶縁層であ
る。この絶縁層１１の作製方法は、第１図に示した実施
例と同様である。この絶縁層１１は流動性を有するため
、第一層電極ＩＯを形成したことによって生じた段差を
５μｍにわたってなだらかに覆っている。ついで、絶縁
層１１の所望の場所全二酸化シリコンをエツチングする
公知の方法によって窓あけし、第二層配線１２を形成す
る。この工程において絶縁層１１は、第一層配線１０に
１って生じた段差を滑らかにするように形成されている
ため、第二層配線の段差ＷＳにおける切断は全く見られ
なかった。
線と第二層金属配線間の層間絶縁膜形成に用いた実施例
である。図においてｌＯは第一層金属配線で、ここでは
モリブデンを用いたが７５０℃の熱処理に工りシリコン
とのコンタクト部が劣化しない金属であればよい。１１
は、ＣＶＤＫ工り堆積した少くともゲルマニウムを含む
シリコン層を酸化させることにより形成した絶縁層であ
る。この絶縁層１１の作製方法は、第１図に示した実施
例と同様である。この絶縁層１１は流動性を有するため
、第一層電極ＩＯを形成したことによって生じた段差を
５μｍにわたってなだらかに覆っている。ついで、絶縁
層１１の所望の場所全二酸化シリコンをエツチングする
公知の方法によって窓あけし、第二層配線１２を形成す
る。この工程において絶縁層１１は、第一層配線１０に
１って生じた段差を滑らかにするように形成されている
ため、第二層配線の段差ＷＳにおける切断は全く見られ
なかった。
第３図は本発明を分離島形成時の溝堀めに用いた別の実
施例である。ここで、ｐ形シリコン基板球に厚さ１．５
μｍのｎ形エピタキシャル層１４を形成し、ついで方向
性エツチングを用いて幅１μｍ、深さ２μｍの溝１３ヲ
形成し、必要に応じてｐ形チャネルカット領域１８ヲ設
ける。ついで、この表面に通常の熱酸化の方法で０．２
μｍの酸化膜１９を形成し、第３図（ａ）の構造を得る
。続いて第１園の実施例で述べたのと同様の方法によシ
、少くともゲルマニウムを含むシリコン層１５ヲ堆積し
、第３図（ｂ）の構造を得る。ついで、８００℃におけ
る加湿酸化にニジ、前記シリコン層１５ｉ酸化して絶縁
層１６とする（第３図Ｃ）。絶縁層１６は、酸化工程で
流動性含有するため、酸化終了後の絶縁層１６は、最初
に形成された分離溝１３を完全に埋め、かつ絶縁層１６
の表面は平坦となる。ついで、絶縁層１６を、二酸化シ
リコンをエツチングする公知のプラズマエツチング法も
しくは化学エツチング法に↓９、分離島１４の表面まで
エツチングして第３図（ｄ）の構造を得る。第３図（ｄ
）において、埋め込んだ絶縁／ｉ＃ １７は、酸化時の
温度で流動性を有するため、素子を形成する分離島１４
に歪をかけることなく埋め込むことができる。このよう
にして得られた絶縁層１７付近の分離島１４の断面をジ
ルトルエツチング法テ調べたところ、特に問題となる欠
陥は観察されなかった。なお、第３自の実施例において
、ｐ形基板の代わυに絶縁性基板を用いたときにも同様
の方法で分離島を形成することができる。
施例である。ここで、ｐ形シリコン基板球に厚さ１．５
μｍのｎ形エピタキシャル層１４を形成し、ついで方向
性エツチングを用いて幅１μｍ、深さ２μｍの溝１３ヲ
形成し、必要に応じてｐ形チャネルカット領域１８ヲ設
ける。ついで、この表面に通常の熱酸化の方法で０．２
μｍの酸化膜１９を形成し、第３図（ａ）の構造を得る
。続いて第１園の実施例で述べたのと同様の方法によシ
、少くともゲルマニウムを含むシリコン層１５ヲ堆積し
、第３図（ｂ）の構造を得る。ついで、８００℃におけ
る加湿酸化にニジ、前記シリコン層１５ｉ酸化して絶縁
層１６とする（第３図Ｃ）。絶縁層１６は、酸化工程で
流動性含有するため、酸化終了後の絶縁層１６は、最初
に形成された分離溝１３を完全に埋め、かつ絶縁層１６
の表面は平坦となる。ついで、絶縁層１６を、二酸化シ
リコンをエツチングする公知のプラズマエツチング法も
しくは化学エツチング法に↓９、分離島１４の表面まで
エツチングして第３図（ｄ）の構造を得る。第３図（ｄ
）において、埋め込んだ絶縁／ｉ＃ １７は、酸化時の
温度で流動性を有するため、素子を形成する分離島１４
に歪をかけることなく埋め込むことができる。このよう
にして得られた絶縁層１７付近の分離島１４の断面をジ
ルトルエツチング法テ調べたところ、特に問題となる欠
陥は観察されなかった。なお、第３自の実施例において
、ｐ形基板の代わυに絶縁性基板を用いたときにも同様
の方法で分離島を形成することができる。
第４図は本発明の他の実施例を示すもので、第４図（ａ
）において加はトランジスタ、ダイオード、抵抗、容量
等を形成したシリコン基板、２１は絶縁層、２２はコン
タクト窓である。第４図（ａ）で、通常は、この上に直
接金属電極を形成するが、本発明では、第４図（ａ）の
構造の上面に第１図の実施例と同様の方法で少くともゲ
ルマニウムを含むシリコン層（図示せず）を堆積する。
）において加はトランジスタ、ダイオード、抵抗、容量
等を形成したシリコン基板、２１は絶縁層、２２はコン
タクト窓である。第４図（ａ）で、通常は、この上に直
接金属電極を形成するが、本発明では、第４図（ａ）の
構造の上面に第１図の実施例と同様の方法で少くともゲ
ルマニウムを含むシリコン層（図示せず）を堆積する。
ついで、前記シリコン層金酸化するが、このとき前記シ
リコン層の酸化物は流動性を有するため、コンタクト窓
２２の上に流れ込み、絶縁Ｎ２１の上のシリコン層がす
べて酸化された後にもコンタクト窓２２の底部には酸化
されないシリコン層が残る。その状態で酸化を停止する
と第４図（ｂ）の構造に示すように、コンタクト窓部分
にだけ導電性を有するシリコン層２４が残９、絶縁層２
１の上面はすべて絶縁層おである構造を得ることができ
る。ついで絶縁層２３を公知の二酸化シリコンをエツチ
ングする方法で除去すると、第４図（Ｃ）に示すように
、コンタクト窓２２にのみ導電性を有するシリコン層２
４を埋め込むことができ、コンタクト窓形成によって生
ずる四部を消滅させることができる。この埋め込まれた
導電性シリコン層２４の導電率は、ゲルマニウムを含む
シリコン層の中にリン、ヒ素、ボロンのいずれかを添加
しておけば、非常に高くとれる。例えばＳｉＨ４に重量
比でＢ２Ｈ，を１％添加することにより導電率を約１０
０ＯＳ−ｃｍ−’程度とすることができる。またリンを
添加するときはＰＨ，を用い、ヒ素を添加するときはＡ
ＳＨｓを用い、夫々重量比で１％を添加すれば、はぼ同
様の導電率をうろことができる。この場合シリコン層別
での直列抵抗は特に問題とならなかった。第４図に示し
た実施例と同様の手法でシリコン基板上に形成された溝
部分に４電性を有する少くともゲルマニウムを含むシリ
コン層を埋め込み、配線として用いることも本発明に含
まれる。
リコン層の酸化物は流動性を有するため、コンタクト窓
２２の上に流れ込み、絶縁Ｎ２１の上のシリコン層がす
べて酸化された後にもコンタクト窓２２の底部には酸化
されないシリコン層が残る。その状態で酸化を停止する
と第４図（ｂ）の構造に示すように、コンタクト窓部分
にだけ導電性を有するシリコン層２４が残９、絶縁層２
１の上面はすべて絶縁層おである構造を得ることができ
る。ついで絶縁層２３を公知の二酸化シリコンをエツチ
ングする方法で除去すると、第４図（Ｃ）に示すように
、コンタクト窓２２にのみ導電性を有するシリコン層２
４を埋め込むことができ、コンタクト窓形成によって生
ずる四部を消滅させることができる。この埋め込まれた
導電性シリコン層２４の導電率は、ゲルマニウムを含む
シリコン層の中にリン、ヒ素、ボロンのいずれかを添加
しておけば、非常に高くとれる。例えばＳｉＨ４に重量
比でＢ２Ｈ，を１％添加することにより導電率を約１０
０ＯＳ−ｃｍ−’程度とすることができる。またリンを
添加するときはＰＨ，を用い、ヒ素を添加するときはＡ
ＳＨｓを用い、夫々重量比で１％を添加すれば、はぼ同
様の導電率をうろことができる。この場合シリコン層別
での直列抵抗は特に問題とならなかった。第４図に示し
た実施例と同様の手法でシリコン基板上に形成された溝
部分に４電性を有する少くともゲルマニウムを含むシリ
コン層を埋め込み、配線として用いることも本発明に含
まれる。
以上説明したような本発明の効果を得るためには、初め
に形成するシリコン層の中のゲルマニウム含有量を適切
な範囲に設定する必要がある。ゲルマニウム含有量が少
ないと酸化膜の流動性が低く、従来法よりも低温で十分
な平坦性を得るという本発明の効果が得られない。また
一方、ゲルマニウム含有量が多いと酸化膜の耐薬品性が
低下するとともに５通常の作製方法で形成された二酸化
シリコン層に対する浸蝕性が生じて使用が困難となる。
に形成するシリコン層の中のゲルマニウム含有量を適切
な範囲に設定する必要がある。ゲルマニウム含有量が少
ないと酸化膜の流動性が低く、従来法よりも低温で十分
な平坦性を得るという本発明の効果が得られない。また
一方、ゲルマニウム含有量が多いと酸化膜の耐薬品性が
低下するとともに５通常の作製方法で形成された二酸化
シリコン層に対する浸蝕性が生じて使用が困難となる。
これらの点からみて実用上望ましい利点が得られるゲル
マニウムの含有量は、２０原子チ以上、８５原子チ以下
である。
マニウムの含有量は、２０原子チ以上、８５原子チ以下
である。
この範囲であれば高くとも９５０℃あるいはそれ以下の
温度で段差や凹凸全軽減できる流動性が得られるし、ゲ
ルマニウムの含有率の多い領域では７５０℃の低温でも
使用に耐える流動性が得られ、また集積回路工程に用い
る種々の薬品に対して十分な耐性を示すと同時に、高温
高湿の雰囲気中でも十分な安定性を有する。
温度で段差や凹凸全軽減できる流動性が得られるし、ゲ
ルマニウムの含有率の多い領域では７５０℃の低温でも
使用に耐える流動性が得られ、また集積回路工程に用い
る種々の薬品に対して十分な耐性を示すと同時に、高温
高湿の雰囲気中でも十分な安定性を有する。
なお、上記第１図、第２図、第３図、第４図に示した実
施例において、少くともゲルマニウムを含むシリコン層
において、堆積速度、酸化速度、導電率、流動性等を制
御するため、リン。
施例において、少くともゲルマニウムを含むシリコン層
において、堆積速度、酸化速度、導電率、流動性等を制
御するため、リン。
ヒ素、ホウ素のうち一つまたは二つ以上を含ませること
ができる。例えば、ホウ素ヲ１０原子チ含ませることに
より堆積速度、酸化速度、導電率をともに３割以上増大
させることができることが判明した。また、リンを５原
子チ含ませることによυ、流動の生ずる範囲が約５割増
加することが判明した。
ができる。例えば、ホウ素ヲ１０原子チ含ませることに
より堆積速度、酸化速度、導電率をともに３割以上増大
させることができることが判明した。また、リンを５原
子チ含ませることによυ、流動の生ずる範囲が約５割増
加することが判明した。
（発明の効果）
以上説明したように、本発明方法によれば、段差もしく
は凹凸を肩する半導体基板上に少くともゲルマニウムを
含むシリコン層を堆積し、ついでそのシリコン層を酸化
することにより、８００℃以下の温度で段差もしくは凹
凸を軽減することができる。従って、半導体基板内の不
純物分布を全く変えずに基板上面を平坦化することがで
き、配線工程におけるリングラフィのノ（ターン精度を
向上させ、配線の段切れを防止することにより、製造歩
留まりを向上させ、高集積化全達成させる効果がある。
は凹凸を肩する半導体基板上に少くともゲルマニウムを
含むシリコン層を堆積し、ついでそのシリコン層を酸化
することにより、８００℃以下の温度で段差もしくは凹
凸を軽減することができる。従って、半導体基板内の不
純物分布を全く変えずに基板上面を平坦化することがで
き、配線工程におけるリングラフィのノ（ターン精度を
向上させ、配線の段切れを防止することにより、製造歩
留まりを向上させ、高集積化全達成させる効果がある。
さらに本発明方法によれば、半導体集積回路における溝
埋め込み分離を簡便な方法で実現することができる利点
がある。
埋め込み分離を簡便な方法で実現することができる利点
がある。
さらに本発明方法によれば、半導体基板上の凹部もしく
は溝に導電性物質を簡便な工程で埋め込むことができ、
配線工程における製造歩留ま９やバタン１Ｉｆｔ度を向
上させることができる利点かある。
は溝に導電性物質を簡便な工程で埋め込むことができ、
配線工程における製造歩留ま９やバタン１Ｉｆｔ度を向
上させることができる利点かある。
第１図は本発明方法を用いて集積回路における基板上の
段差を軽減する実施例を示す断面図、第２図は本発明方
法を用いて第二層金属配線工程を行う前段階までに発生
した基板上の凹凸を軽減する実施例を示す断面図、第３
図は本発明方法を用いて溝埋め込み分離を行う実施例を
示す断面図、第４図は本発明方法を用いてコンタクト窓
を導電性物質で埋め込む実施例を示す断面図、第５図は
従来の溝埋め込み分離工程の一例を示す断面図を示す。 １・・・・・・ｐ形半導体基板 ２・・・・・・分離島 ３・・・・・・分離溝 ４・・・・・・絶縁層 ５・・・・・・シリコン基板 ６・・・・・・段差 ７・・・・・・シリコン層 ８・・・・・・絶縁層 ９・・・・・・金楓配線 ｌＯ・・・・・・第一層金属配線 １１・・・・・・絶縁層 １２・・・・・・第二層金属配線 １３・・・・・・分離溝 １４・・・・・・分離島 １５・・・・・・シリコン層 １６・・・・・・絶縁層 １７・・・・・・絶縁層 １８・・・・・・ｐ形チャネルカット領域１９・・・・
・・シリコンの熱酸化膜 加・・・・・・シリコン基板 ２１・・・・・・絶縁層 ２２・・・・・・コンタクト窓 銘・・・・・・絶縁層 勢・・・・・・シリコン層
段差を軽減する実施例を示す断面図、第２図は本発明方
法を用いて第二層金属配線工程を行う前段階までに発生
した基板上の凹凸を軽減する実施例を示す断面図、第３
図は本発明方法を用いて溝埋め込み分離を行う実施例を
示す断面図、第４図は本発明方法を用いてコンタクト窓
を導電性物質で埋め込む実施例を示す断面図、第５図は
従来の溝埋め込み分離工程の一例を示す断面図を示す。 １・・・・・・ｐ形半導体基板 ２・・・・・・分離島 ３・・・・・・分離溝 ４・・・・・・絶縁層 ５・・・・・・シリコン基板 ６・・・・・・段差 ７・・・・・・シリコン層 ８・・・・・・絶縁層 ９・・・・・・金楓配線 ｌＯ・・・・・・第一層金属配線 １１・・・・・・絶縁層 １２・・・・・・第二層金属配線 １３・・・・・・分離溝 １４・・・・・・分離島 １５・・・・・・シリコン層 １６・・・・・・絶縁層 １７・・・・・・絶縁層 １８・・・・・・ｐ形チャネルカット領域１９・・・・
・・シリコンの熱酸化膜 加・・・・・・シリコン基板 ２１・・・・・・絶縁層 ２２・・・・・・コンタクト窓 銘・・・・・・絶縁層 勢・・・・・・シリコン層
Claims (3)
- （１）半導体基板上に形成された段差もしくは凹凸部上
に、少くともゲルマニウムを含むシリコン層を堆積し、
ついで当該層を酸化して絶縁層に変えることにより半導
体基板上の段差もしくは凹凸の程度を軽減することを特
徴とする半導体装置の製造方法。 - （２）シリコン層の一部を酸化し、半導体基板上に形成
された段差の凹部にだけ前記シリコン層を残すことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）シリコン層は更にホウ素またはリンまたはヒ素を
含む膜であることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892784A JPH0244142B2 (ja) | 1984-07-06 | 1984-07-06 | Handotaisochinoseizohoho |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892784A JPH0244142B2 (ja) | 1984-07-06 | 1984-07-06 | Handotaisochinoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119147A true JPS6119147A (ja) | 1986-01-28 |
| JPH0244142B2 JPH0244142B2 (ja) | 1990-10-02 |
Family
ID=15233388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13892784A Expired - Lifetime JPH0244142B2 (ja) | 1984-07-06 | 1984-07-06 | Handotaisochinoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244142B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142122A (ja) * | 1988-11-22 | 1990-05-31 | Hitachi Ltd | 半導体装置の製造方法 |
| US5521108A (en) * | 1993-09-15 | 1996-05-28 | Lsi Logic Corporation | Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure |
-
1984
- 1984-07-06 JP JP13892784A patent/JPH0244142B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142122A (ja) * | 1988-11-22 | 1990-05-31 | Hitachi Ltd | 半導体装置の製造方法 |
| US5521108A (en) * | 1993-09-15 | 1996-05-28 | Lsi Logic Corporation | Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure |
| US5644152A (en) * | 1993-09-15 | 1997-07-01 | Lsi Logic Corporation | Conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244142B2 (ja) | 1990-10-02 |
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