JPS61191283A - モ−タの位相制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は直流モータの位相制御装置に関するものである
。

従来の技術 従来のモータの位相制御装置は外部同期信号により基準
位相信号として台形波あるいは鋸歯状波を形成し、上記
基準位相信号をモータの回転位相を示すパルス信号にて
サンプル、ホールドシソノホールドされた電圧によりモ
ータの駆動電流を制御する方法が一般的に多く採用され
ている。（例えば、「サーボ機器の実際ＪＰ１３５〜１
４１産報木原信敏著） 発明が解決しようとする問題点 このように従来一般に採用されているモータの位相制御
方法においては、基準位相信号は台形波あるいは鋸歯状
波の繰り返し信号であるためその位相信号は不連続性や
、位相に対する位相信号の傾きが正規の傾きに対し反転
する領域が存在する３、− ために、同期引込み時に、モータの回転位相信号が基準
位相信号の不連続領域やその近傍を、あるいは傾斜が反
転している領域やその近傍をサンプリングした場合、モ
ータの位相制御系の帰還系が正帰還系となシ同期引込み
時間が長くかかるという問題点を有している０ 問題点を解決するだめの手段 本発明は上記問題点を解決するために、外部同期信号に
より基準位相信号を形成する基準位相信号発生器と、前
記基準位相信号を補償する補償手段と、前記補償手段に
よシ補償された位相信号をモータの回転位相信号により
ラッチするラッチ回、　路と、前記ランチ回路にてラッ
チされた信号に対応してモータへの給電を行う駆動手段
とよりなり、前記補償手段は、前記ラッチ回路にてラッ
チされる位相信号が、（１）ある−足取上の遅れ位相に
対応する信号か、あるいは（１１）ある−足取上の進み
位相て対応する信号かを少なくともどちらか一方を判別
する判別回路と、前記判別回路の判別結果が（１）の場
合には前記基準位相信号をある一定以上の進み位相にお
いて一定の遅れ位相信号に、又（ＩＩ）の場合には前記
基準位相信号をある一定以上の遅れ位相において一定の
進み位相に対応した信号に強制的に補償する補償回路に
より構成したものである。

作　　用 本発明は上記した構成によシモータの回転位相信号が基
準位相信号の不連続な領域やその近傍をラッチした場合
、補償手段により基準位相信号の不連続領域の位相を変
更することにより、モータの位相同期引込み時間を短縮
するものである。

実施例 第１図は本発明のモータ制御装置の一実施例を示すブロ
ック図であるｏｌは外部同期信号源で３０Ｈｚの矩形波
の外部同期信号を出力する。３は基準位相信号発生器で
あり、パルス発生器３０１、セット・リセットフリップ
フロップ（Ｒ−８−ＦＦ）３０２．３０３．デコーダ３
０４．カウンタ３０５゜ゲ−）　回路３ｏｓ、論理積（
ＡＮＤ）回路３０７より構成されている。パルス回路３
０１は外部同期信号の立上り縁で非常に中の狭いパルス
を出力５　丈−１゛ する。カウンタ３ｏ６は９ビツトカウンタでありパルス
発生器３ｏ１の出力パルスにより計数値を２３３（デシ
マル値）にセットするとともにＲ−８ＦＦ３０２，３０
３のリセット端子（Ｒ）に入力され、Ｒ−８ＦＦのＱ出
力を論理レベル「○」にコンブリメント出力Ｑを論理レ
ベル「１」にする。

カウンタ３０６には、ＡＮＤ回路３０７を介して、発振
器２の出力信号であるクロック信号（９ｋｌｂ　）が入
力される。カウンタ３０５の９ピツトの出力はデコーダ
３０４に入力され、デコーダ３０４は入力データ値が２
５５の時に論理レベル「１」を出力しＲ−８ＦＦ３０３
をセットする。またデコーダ３０４は入力データ値が６
１１の時論環、レベル「１」を出力しＲ−８ＦＦｓｏ２
のＱ出力を論理レベル「１」にセットする。３０６は８
ビツトのゲート回路であり、カウンタ３０５の下位８ビ
ツトが入力されＲ−８ＦＦ３０３のＱ出力が論理レベル
「１」の時入力データをそのまま出力し、Ｒ−８ＦＦ３
ｏ３の論理レベル「ｏ」のときは出力をすべて論理レベ
ル「ｏ」とするものである。

６ページ ４は判別回路、５はモータ１ｏの回転位相信号を発生す
る回転位相信号発生器、６は補償回路、７はラッチ回路
、８はＤ／Ａ変換器、９は駆動手段である。判別回路４
の入力端子４０１にはＲ−８ＦＦ３０３のＱ出力が、又
入力端子４０２にはＲ−８ＦＦのＱ出力が入力され、さ
らに入力端子４０５にはモータの回転位相信号が入力さ
れる。

判別回路４の出力端子４０３，４０４は各々補償回路６
の入力端子６２１，６２２に接続される。

補償回路６の入力端子６０１，６０２，６０３゜６０４
．６０５，６０６，６０７，６０８にはゲート回路３０
６の８ビツトの出力が各々入力される。ラッチ回路７は
、補償回路６０８ピントの出力信号が各々入力され、モ
ータの回転位相信号の立上り縁で入力データを各々ラッ
チし８ビツトのラッチ出力をＤ／Ａ変換器８に入力する
。Ｄ／Ａ変換器８は８ピツＬの入力データに対応したア
ナＤ／Ａ変換器８の入力８ビツトのデシマル値２例７・
　− えば８ビツト入力が全て「１」のときは■。−■。。）
電圧Ｖ。の差電圧に応した電流をモータ１０に供給する
。ここに■。は、Ｖ　Ｒ−Ｖｏ＜　Ｏの時位相進み、ｖ
Ｒ−ｖｏ〉ｏのとき位相遅れ信号である。

（カウンタ３０６に於てはその計数値が３７８（デシマ
ル値）以下は進み位相、２８９以上は遅れ位相を示すも
のである。） 第２図は第１図に於る判別回路４の具体的な回路例であ
る。第２図に於て４１１，４１４は論理積（ＡＮＤ）回
路、４１２，４１５は論理和（ＯＲ）回路、４１３，４
１６はディレード・７リツプフロツプ（Ｄ−ＦＦ）であ
る。ＡＮＤ回路４１１には入力端子４０２の入力信号で
あるＲ−８ＦＦ３０２のＱ出力と、Ｄ−ＦＦ４１３のＱ
出力が入力される。ＡＮＤ回路４１１の出力は出力端子
４゛ｏ３に出力される。ＯＲ回路４１２０入力端子には
ＡＮＤ回路４１１の出力と入力端子４０１の入力信号が
入力され、ＯＲ回路４１２の出力はｐ−ＦＦ４１３のＤ
端子に入力される。

ＡＮＤ回路４１４にはＤ−ＦＦ４１６のＱ出力と入力端
子４０１の入力信号が入力され、その出力は出力端子４
０４に出力される。ＯＲ回路４１６にはＡＮＤ回路４１
４の出力と入力端子４０２の入力信号が入力され、その
出力はＤ−ＦＦ４１６のＤ端子に入力される。又Ｄ−Ｆ
Ｆ４１３，４１６のクロック端子Ｃには入力端子４０６
０入力信号が入力される。Ｄ−ＦＦ４１３，４１６はＣ
入力の立上り縁にてＤ端子の入力信号レベルをラッチし
Ｑ端子に出力するものである。

第３図は第１図に於る補償回路６の具体回路例であシロ
２１，６２２，６２３，６２４，６２５，６２６゜６２
７．６２８はＡＮＤ回路、６３１，６３２，６３３゜６
３４．６３５，６３６，６３７，６３８は０８回路、６
４１は反転回路である。

６２４、６２５．６２６．６２７．６２８　に入力され
る。又ＡＮＤ回路６２１，６２２，６２３，６２４゜９
ベージ ６２５．６２６，６２７，６２８の他方の入力端子には
各々、入力端子６０１，６０２，６０３，６０４゜６０
５．６０６，６０７，６０８の入力信号が入力され、各
々の出力は○Ｒ回路６３１，６３２，６３３゜６３４．
６３５，６３６，６３７，６３８　に各々入力される。

又ＯＲ回路６３１，６３２，６３３，６３４゜６３５．
６３６，６３７，６３８の他方の入力端子には入力端子
６２２の入力信号が入力され、各々ＯＲ回路６３１，６
３２，６３３，６３４，６３５，６３６゜６３７．６３
８の出力は出力端子６１１．６１２．６１３゜６１４．
６１５，６１６，６１７，６１８　に出力される。

以上の様な構成により、Ｒ−８ＦＦ３０３のＱ。

Ｑ出力各々はカウンタ３０５が外部同期信号によりその
出力データを２３３（デシマル値）にプリセットされた
瞬間から、その計数値が２６６（デシマル値）になるま
での間論理レベルｒＯＪおよび′「１」レベルを出力す
る。Ｒ−！９ＦＦ３０２のＱおよびＱ出力は、カウンタ
３０５が外部同期信号によシその出力データ値を２３３
（デシマル値）１０ページ にプリセットされた瞬間よりデータ値が５１１（デシマ
ル値）になるまでの間、「０」および「１」レベルを出
力する。

よってＡＮＤ回路３０７はＲ−８ＦＦ３ｏ２ＯＱ出力が
ｒＯＪレベルの時、クロック信号を出力しないため、カ
ウンタ３０５は出力データ値が６１１に遂した以降、次
に外部同期信号によシデータをプリセットされるまで計
数を停止する。

又、ゲート回路３０６（７）出力は、Ｒ−！３ＦＦ３０
３のＱ出力が「０」レベルの間は８ビツト全て「０」レ
ベルであシ、Ｑ出力が「１」レベルの値は、カウンタ３
０５の下位８ビツトのデータそのものである。　　、 次にＤ−Ｆ　Ｆ　４１３（７）Ｑ出力は、入力端子４０
１の入力信号がレベル「１」あるいは、Ｄ−ＦＦ４１３
のＱ出力信号と入力端子４０２０入力信号レベルが共に
「１」のときにＤ−ＦＦ４１３のクロック端子Ｃにモー
タの回転位相信号の立上シ縁が入力されるとレベル「１
」を出力する。

Ｄ−ＦＦ４１６（７）Ｑ出力は、入力端子４０２（７）
入１１　８．７ 力信号レベルが「１」あるいは、Ｄ−ＦＦ４１ｅのＱ出
力レベルと、入力端子４０１の入力信号レベルが共に「
１」のときにＤ−ＦＦ４１６のＣ端子にモータの回転位
相信号の立ち」二り縁が入力されるとレベル「１」を出
力する。出力端子４０３にはＤ−ＦＦ４１３のＱ出力レ
ベルが１１」でかつ入力端子４０２の入力レベルが１１
」のときにレベル「１」を、又出力端子４０４にはＤ−
ＦＦ４１６のＱ出力レベルが「１」でかつ入力端子４０
１の入力レベルが「１」のときにレベル「１」が出力さ
れる。

よって補償回路６の全ての８ビツトの出力（６１１〜６
１８）は、出力端子４０３の出力レベルが「１」で出力
端子４０４の出力レベルがｒＯＪのときにレベル「０」
（デシマル値でも零値）を、まだ出力端子４０３の出力
レベルがｒＯＪで出力端子４０４の出力レベルが「１」
のときにはレベル’　　　　　　　ｒＩＪ（デシマル値
に換算すると５１１の値）を出力する。

以上の動作説明より明らかなように、本実施例に於ては
ラッチ回路７によりラッチされる８ビツトのデータが全
て「１」の遅れ信号の時には、カウンタ３０５のカウン
トデータが２３３−２５５（デシマル値）である進み位
相に於ては補償手段により８ビツト全てのデータを１１
」の遅れ位相のデータに補償し、その補償データをラン
チ回路７に入力し、まだランチ回路７にてラッチされる
８ビツトのデータが全て「０」（デシマル値は零）の進
み信号の時にはカウンタ３０６のカウントデータが５１
１（デシマル値）以降の遅れ位相において補償手段によ
りランチ回路７に入力される８ビツトすべてのデータを
進み信号であるｒＯＪに補正するものである。

発明の効果 上述したように本発明によれば、モータの回転位相信号
が基準位相信号の不連続領域（遅れ位相信号から進み位
相信号に変化する位相領域）をラッチした時に、位相信
号の不連続領域の位相を変更することによりモータの位
相同期引込み時間の改善を行うことができるものである
。

１３ベア゛

【図面の簡単な説明】

第１図は本発明の一実施例によるモータ制御装置のブロ
ック図、第２図はその判別回路の具体回路図、第３図は
補償回路の具体回路図である。 １・・・・・・外部同期信号源、２・・・・・・発振器
、３・川・・基準位相信号発生器、３０１・・・・・・
パルス発生器、３０２．３０３・−・・・・Ｒ−３、Ｆ
Ｆ、３０４−川・−デコーダー、３０６・川・・カウン
ター、３ｏ６・・・・・・ゲート回路、３０７・・・・
・・論理積回路、４・・・・・・判別回路、６・・・・
・・モータ回転位相信号発生器、６・・川・補償回路、
７・・・・・・ラッチ回路、９・・・・・・駆動手段、
１゜・・・・・・モータ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名二 第２図 ３図

Claims (1)

【特許請求の範囲】
1. 外部同期信号により基準位相信号を形成する基準位相信
   号発生器と、前記基準位相信号を補償する補償手段と、
   前記補償手段により補償された位相信号をモータの回転
   位相信号によりラッチするラッチ回路と、前記ラッチ回
   路にてラッチされた信号に対応してモータへの給電を行
   う駆動手段とよりなり、前記補償手段は、前記ラッチ回
   路にてラッチされる位相信号が、（ｉ）ある一定以上の
   遅れ位相に対応する信号が、あるいは（ｉｉ）ある一定
   以上の進み位相に対応する信号かの少なくとも一方を判
   別する判別回路と、前記判別回路の判別結果が（ｉ）の
   場合には前記基準位相信号をある一定以上の進み位相に
   おいて強制的にある一定の遅れ位相に対応した信号に又
   、（ｉｉ）の場合には前記基準位相信号をある一定以上
   の遅れ位相において強制的にある一定の進み位相に対応
   した信号に補償する補償回路より構成されたことを特徴
   とするモータの位相制御装置。