JPS61187195A - Memory refresh control system - Google Patents
Memory refresh control systemInfo
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- JPS61187195A JPS61187195A JP60027600A JP2760085A JPS61187195A JP S61187195 A JPS61187195 A JP S61187195A JP 60027600 A JP60027600 A JP 60027600A JP 2760085 A JP2760085 A JP 2760085A JP S61187195 A JPS61187195 A JP S61187195A
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- refresh
- memory
- signal
- signal line
- cycle
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は情報処理装置におけるメモIJ IJフレッシ
ュが必要なメモリのメモリリフレッシュ制御方式に関し
、特にメモリリフレッシュの実行サイクルの起動タイミ
ング制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory refresh control method for a memory that requires memo IJ refreshing in an information processing device, and particularly to a start timing control method for a memory refresh execution cycle.
(従来の技術)
従来、メモリリフレッシュが必要なメモリを備えた情報
処理装置においてメモリリフレッシュをメモリ制御部で
制御する場合には、リフレッシュ周期を検出し、この検
出信号によりメモリリフレッシュサイクルを実行するよ
うに構成されていた。(Prior Art) Conventionally, when memory refresh is controlled by a memory control unit in an information processing device equipped with a memory that requires memory refresh, a refresh cycle is detected and a memory refresh cycle is executed based on this detection signal. It was composed of
しかし、従来方式の場合には第4図に示すようにメモリ
リフレッシュサイクルを起動しようとしたタイミングに
既に中央処理装置、もしくはDMA制御部がメモリアク
セスサイクルを実行中であると、そのサイクルの終了を
待ってメモリリフレッシュサイクルを実行する必要があ
った。However, in the case of the conventional method, as shown in FIG. 4, if the central processing unit or DMA control unit is already executing a memory access cycle at the timing when the memory refresh cycle is to be started, the end of that cycle is not executed. Had to wait and perform a memory refresh cycle.
さらに、メモリリフレッシュサイクル実行中には当然、
中央処理装置ならびにDMA制御部ではメモリアクセス
サイクルを実行できないため、その実行サイクルは起動
が遅れていた。Furthermore, during the memory refresh cycle, of course,
Since the central processing unit and the DMA control unit cannot execute memory access cycles, the activation of the execution cycles has been delayed.
(発明が解決しようとする問題点)
上に説明したように、従来技術によれば上記動作条件の
もとてメモリリフレッシュサイクルあるいは実行サイク
ルに遅れがあったため、情報処理装置の処理能力が低下
すると云う欠点があった。(Problems to be Solved by the Invention) As explained above, according to the prior art, there was a delay in the memory refresh cycle or execution cycle under the above operating conditions, so when the processing capacity of the information processing device decreased. There was a drawback.
本発明の目的は、中央処理装置とDMA制御部とがメモ
リアクセスしないサイクルであることを検出すると共に
、メモリリフレッシュ周期より少ない時間をメモリリフ
レッシュタイミングとして検出し、上記雨検出信号の論
理積によってメモリリフレッシュサイクルを実行するこ
とによって上記欠点を除去し、メモリアクセスされてい
ない時間を有効に活用してメモリリフレッシュサイクル
での実行が可能なように構成したメモリリフレッシュ制
御方式を提供することにある。An object of the present invention is to detect a cycle in which the central processing unit and the DMA control unit do not access the memory, detect a time shorter than the memory refresh cycle as the memory refresh timing, and use the AND of the rain detection signals to It is an object of the present invention to provide a memory refresh control method configured to eliminate the above-mentioned drawbacks by executing a refresh cycle, and to effectively utilize the time when memory is not accessed to enable execution in the memory refresh cycle.
(問題点を解決するだめの手段)
本発明によるメモリリフレッシュ制御方式はダイナミッ
クにリフレッシュを必要とするメモリと、リフレッシュ
を制御するためのメモリ制御部と、ダイレクトメモリア
クセスを制御するためのDMA制御部とを具備して構成
することにより実現したものであり、上記メモリ制御部
はリフレッシュイネーブル検出手段と、プレリフレッシ
ュタイミング検出手段と、リフレッシュ実行手段とによ
り構成したものである。(Means for solving the problem) The memory refresh control method according to the present invention includes a memory that requires dynamic refresh, a memory control section for controlling refresh, and a DMA control section for controlling direct memory access. The memory control section is comprised of refresh enable detection means, pre-refresh timing detection means, and refresh execution means.
リフレッシュイネーブル検出手段は、DMA制御部がメ
モリをアクセスしな・いサイクルであることを検出する
ためのものである。The refresh enable detection means is for detecting a cycle in which the DMA control unit does not access the memory.
プレリフレッシュタイミング検出手段は、メモリ制御部
によりメモリが必要とするメモリリフレッシュ周期より
少ない時間をメモリリフレッシュタイミングとして検出
するだめのものである。The pre-refresh timing detection means is for detecting a time period shorter than the memory refresh cycle required by the memory by the memory control unit as the memory refresh timing.
リフレッシュ実行手段は、リフレッシュイネーブル検出
手段の出力々らびにプレリフレッシュタイミング検出手
段の出力の論理積によって得られるプレリフレッシュト
リガ信号によって、メモリ制御部にリフレッシュサイク
ルを実行するだめのものである。The refresh execution means is for executing a refresh cycle in the memory control section by a pre-refresh trigger signal obtained by ANDing the outputs of the refresh enable detection means and the output of the pre-refresh timing detection means.
(実 施 例)
欠に、本発明の実施例について図面を参照して説明する
。(Embodiments) First, embodiments of the present invention will be described with reference to the drawings.
第1図は、本発明によるメモリリフレッシュ制御方式を
実現する一実施例を示すブロック図である。第1図にお
いて、1は中央処理装置、2はDMA制御部、3はメモ
リ制御部、4はメモリ、8はメモリアドレスバスである
。第1図において、メモリ制御部3はDMA制御部2か
ら信号線5上に出力されるメモリアクセストリガ信号、
中央処理装置1とDMA制御部2とからそれぞれ信号線
6,7上に出力される第1および第2のリフレッシュイ
ネーブル信号、ならびにメモリアドレスバス8上のアド
レス情報を入力信号として処理し、信号線9を介してメ
モIJ 4に対してメモリ制御信号を出力する。FIG. 1 is a block diagram showing an embodiment of the memory refresh control method according to the present invention. In FIG. 1, 1 is a central processing unit, 2 is a DMA control section, 3 is a memory control section, 4 is a memory, and 8 is a memory address bus. In FIG. 1, the memory control unit 3 receives a memory access trigger signal output from the DMA control unit 2 onto the signal line 5;
The first and second refresh enable signals output from the central processing unit 1 and the DMA control unit 2 onto the signal lines 6 and 7, respectively, and the address information on the memory address bus 8 are processed as input signals, and the signal lines A memory control signal is output to the memory IJ 4 via the memory IJ 9.
第2図は、メモリ制御部の詳細を示すブロック図である
。第2図において、メモリ制御部3はリフレッシュアド
レスカウンタ部10と、メモリ動作タイミング生成部1
1と、リフレッシュアドレスカウンタ12と、第1およ
び第2のマルチプレクサ13 、14と、ANDゲート
15.16とから成立つ。第2図において、リフレッシ
ュカウンタ部10は信号線17上にリフレッシュトリガ
信号を出力すると共に、信号線19上にプレリフレッシ
ュタイミング信号を出力し、信号線18上のプリセット
信号を入力する。メモリ動作タイミング生成部11は信
号線17上のリフレッシュトリガ信号と、信号線28上
のプレリフレッシュトリガ信号と、信号線5上のメモリ
アクセストリガ信号とを入力し、信号線18上へプリセ
ット信号を出力し、信号線27上にリフレッシュアドレ
ス更新信号を出力し、信号線21上にアドレスモード切
換え信号を出力し、信号線22上にアドレス切換え信号
を出力し、さらにメモリ制御信号として信号線23上に
書込み/読出し信号(W/I−1,)’を出力し、信号
線24上に行アドレス選択信号(R,AS)を出力し、
信号線25上に列アドレス選折償号(OAS)i出力す
る。リフレッシュアドレスカウンタ部12は、信号線2
7上のリフレッシュアドレス更新信号を入力し、信号線
20上にリフレッシュアドレスを出力する。FIG. 2 is a block diagram showing details of the memory control section. In FIG. 2, the memory control section 3 includes a refresh address counter section 10 and a memory operation timing generation section 1.
1, a refresh address counter 12, first and second multiplexers 13 and 14, and AND gates 15 and 16. In FIG. 2, the refresh counter section 10 outputs a refresh trigger signal on a signal line 17, outputs a pre-refresh timing signal on a signal line 19, and inputs a preset signal on a signal line 18. The memory operation timing generation unit 11 inputs the refresh trigger signal on the signal line 17, the pre-refresh trigger signal on the signal line 28, and the memory access trigger signal on the signal line 5, and outputs the preset signal on the signal line 18. A refresh address update signal is output on the signal line 27, an address mode switching signal is output on the signal line 21, an address switching signal is output on the signal line 22, and a memory control signal is output on the signal line 23. outputs a write/read signal (W/I-1,)' on the signal line 24, outputs a row address selection signal (R, AS) on the signal line 24,
A column address selection signal (OAS) i is output on the signal line 25. The refresh address counter section 12 is connected to the signal line 2.
It inputs the refresh address update signal on signal line 7 and outputs the refresh address on signal line 20.
第1のマルチプレクサ13は信号線21上のアドレスモ
ード切換え信号と、信号線20上のリフレッシュアドレ
ス信号と、メモリアドレスバス8上のアドレスとを入力
し、上記リフレッシュアドレス信号、あるいはメモリア
ドレスバス信号のいずれかを出力する。第2のマルチプ
レクサ14ij、ilノマルチグレクサ13の出力信号
を入力し、信号線22上のアドレス切換え信号によって
行アドレスと列アドレスとに分けてメモリアドレスを信
号線26上に出力する。The first multiplexer 13 receives the address mode switching signal on the signal line 21, the refresh address signal on the signal line 20, and the address on the memory address bus 8, and inputs the address mode switching signal on the signal line 21, the refresh address signal on the signal line 20, and the address on the memory address bus 8. Output either. The output signals of the second multiplexer 14ij and il multiplexer 13 are inputted, and the memory address is divided into a row address and a column address and outputted onto the signal line 26 according to the address switching signal on the signal line 22.
ANDゲート15は、それぞれ信号線6,7上の第1お
よび第2のリフレッシュイネーブル信号を入力し、論理
積上京めて出力する。The AND gate 15 inputs the first and second refresh enable signals on the signal lines 6 and 7, respectively, and outputs the logical product.
ANDゲート16は、ANDゲー)15の出力と、信号
線19上のプレリフレッシュタイミング信号とを入力し
、信号線28上へプレリフレッシュトリガ信号として出
力する。The AND gate 16 inputs the output of the AND gate 15 and the pre-refresh timing signal on the signal line 19, and outputs it onto the signal line 28 as a pre-refresh trigger signal.
第3図は、第1図および第2図に示す本発明による装置
の動作を示すタイミング図である。FIG. 3 is a timing diagram illustrating the operation of the apparatus according to the invention shown in FIGS. 1 and 2.
次に、第3図t−参照しながら本発明の詳細な説明する
。The present invention will now be described in detail with reference to FIG.
第3図に示すように、メモリリフレッシュを考慮しない
ときのメモリアクセスサイクルはCPU、DMA、CP
U、DMA、DMA、空き。As shown in Figure 3, the memory access cycles when memory refresh is not taken into consideration are CPU, DMA, and CP.
U, DMA, DMA, free.
DMA、CPU、OjU、DMA、CPUの順になって
いる。この場合、信号線6上の第1のリフレッシュイネ
ーブル信号はCPUのサイクル期間中には低レベル、C
PUサイクル以外のサイクル期間には高レベルとなって
いる。同様に、信号線7上の第2のリフレッシュイネー
ブル信号はDMAのサイクル期間中には低レベルとなっ
てお、j)、DMAサイクル以外のサイクル期間中には
高レベルになっている。また、メモリリフレッシュ周期
によるリフレッシュトリガ信号(信号線17上)のタイ
ミング(第2図(C)参照)K対して信号線19上のプ
レリフレッシュタイミング信号は短時間だけ出力される
ため、第3 図(a) +7) 位相で高レベルになっ
ている。信号線19上へプレリフレッシュタイミング信
号が出力される時期が信号線17上のリフレッシュトリ
ガ信号よりも早くなっていれば、その時間は特に意味を
もたない。しかし、第2図(a)〜(e)までの時間が
長いほど本発明の機能が有効となる機会が多くなる。The order is DMA, CPU, OjU, DMA, and CPU. In this case, the first refresh enable signal on signal line 6 is at a low level during the CPU cycle;
It is at a high level during cycle periods other than the PU cycle. Similarly, the second refresh enable signal on signal line 7 is at a low level during DMA cycles and is at a high level during cycles other than DMA cycles. Furthermore, since the pre-refresh timing signal on the signal line 19 is output only for a short time compared to the timing of the refresh trigger signal (on the signal line 17) according to the memory refresh cycle (see FIG. 2(C)), the timing shown in FIG. (a) +7) The phase is at a high level. If the pre-refresh timing signal is output onto the signal line 19 earlier than the refresh trigger signal on the signal line 17, that time has no particular meaning. However, the longer the period from FIG. 2(a) to FIG. 2(e), the more opportunities the functions of the present invention become effective.
第2図からも明らかなように、メモリリフレッシュサイ
クルは第1のリフレッシュイネーブル信号(信号線6)
と第2のリフレッシュイネーブル信号(信号線7)と、
プレリフレッシュタイミング信号(信号線19)と論理
積によって信号線28上に得られる。プレリフレッシュ
トリガ信号によって起動される。As is clear from FIG. 2, the memory refresh cycle starts with the first refresh enable signal (signal line 6).
and a second refresh enable signal (signal line 7),
It is obtained on signal line 28 by ANDing with the pre-refresh timing signal (signal line 19). Activated by a pre-refresh trigger signal.
第3図においては、位相すにおいてプレリフレッシュト
リガ信号が出力される。本実施例では信号線28上のプ
レリフレッシュトリガM号−15Eメモリ動作タイミン
グ生成部11へ入力されると、即刻、信号線18上にプ
リセット信号が出力される(第3図(C)#照)。In FIG. 3, a pre-refresh trigger signal is output in phase S. In this embodiment, when the pre-refresh trigger M-15E on the signal line 28 is input to the memory operation timing generation unit 11, a preset signal is immediately output on the signal line 18 (see #3 (C)). ).
この信号によって、リフレッシュカウンタ部1゜テハリ
フレッシュ同期のカウントを初期状態から始めている。In response to this signal, the refresh counter unit 1° starts counting for refresh synchronization from the initial state.
従って、第2図(d) 、 (e)に示すように信号線
19上のプレリフレッシュタイミング信号が低レベルに
なると共に、信号線17上のリフレッシュトリガ信号も
出力されなくなる。リフレッシュカウンタ部10のカウ
ントが進み、該当する時間が到来すると再びプレリフレ
ッシュタイミング信号が信号I&19上に出力されて高
レベルになり、以上と同様な制御が繰返される。Therefore, as shown in FIGS. 2(d) and 2(e), the pre-refresh timing signal on the signal line 19 becomes low level, and the refresh trigger signal on the signal line 17 is also no longer output. The count of the refresh counter section 10 progresses, and when the corresponding time arrives, the pre-refresh timing signal is again output on the signal I&19 and becomes high level, and the same control as above is repeated.
第3図に示されるようにメモリアクセスサイクルに空き
状態がある場合には、本発明の実施によって処理能力を
低下させずにメモリリフレツシュサイクルを実行させる
ことができることは明らかである。It is clear that when there is an empty memory access cycle as shown in FIG. 3, the memory refresh cycle can be performed without reducing processing performance by implementing the present invention.
いっぽう、メモリアクセスサイクルにまったく空きがな
い場合には、信号線28上にプレリフレッシュ) IJ
ガ信号が発生せず、信号線17上のリフレッシュトリガ
信号によって従来技術と同様なメモリリフレッシュサイ
クルが実行される。On the other hand, if there is no free space in the memory access cycle, pre-refresh is sent on the signal line 28) IJ
No trigger signal is generated, and a refresh trigger signal on signal line 17 executes a memory refresh cycle similar to the prior art.
第2図においてメモリ制御信号を信号線9に出力するた
めのブロック、およびその動作は本発明とは直接関係が
なく、また従来一般に実施されている方式であるので説
明を省略する。In FIG. 2, the block for outputting the memory control signal to the signal line 9 and its operation are not directly related to the present invention and are conventionally generally implemented, so their explanation will be omitted.
(発明の効果)
本発明は以上説明したように、リフレッシュイネーブル
を検出すると共にブレリフレッシュタイミングを検出し
、雨検出出力の論理積によって得られるプレリフレッシ
ュトリガ信号によってリフレッシュサイクルを実行する
ことにより、メモリアクセスされていない時間を有効に
使用したメモリリフレッシュサイクルの実行全可能とし
、情報処理装置の処理能力の低下金最小眼に抑止できる
と云う効果がある。(Effects of the Invention) As described above, the present invention detects refresh enable and blur refresh timing, and performs a refresh cycle using a pre-refresh trigger signal obtained by logically multiplying rain detection outputs. This has the effect of making it possible to execute a memory refresh cycle by effectively using the time that is not being accessed, and minimizing the deterioration of the processing capacity of the information processing device.
第1図は、本発明に↓るメモリリフレッシュ制御方式を
実現する一実施例を示すブロック図である。
第2図は、第1図に示すプレリフレッシュトリガ信号が
有効に機能した場合の動作タイミング図である。
第3図は、第1図のメモリ制御部の詳細を示すブロック
図である。
第4図は、従来技術によりプレリフレッシュトリガ信号
が有効に機能しない場合の動作タイミング図である。
1・・・中央処理装置 2・・・DMA制御部3・・
・メモリ制御部 4・・・メモリlO・・・リフレッ
シュカウンタ部
11・・・メモリ動作タイミング生成部12・・・リフ
レッシュアドレスカウンタ13.14・・・マルチプレ
クサ
15−6・・・ANDゲート
5〜9,17〜28・・・信号線
代理人 弁理士 井 ノ ロ 壽
23図
j
第4図FIG. 1 is a block diagram showing an embodiment of the memory refresh control method according to the present invention. FIG. 2 is an operation timing diagram when the pre-refresh trigger signal shown in FIG. 1 functions effectively. FIG. 3 is a block diagram showing details of the memory control section of FIG. 1. FIG. 4 is an operation timing diagram when the pre-refresh trigger signal does not function effectively according to the prior art. 1...Central processing unit 2...DMA control unit 3...
-Memory control unit 4...Memory lO...Refresh counter unit 11...Memory operation timing generation unit 12...Refresh address counter 13.14...Multiplexer 15-6...AND gates 5-9 , 17-28... Signal line agent Patent attorney Hisashi Inoro 23 Figure j Figure 4
Claims (1)
前記リフレッシュを制御するためのメモリ制御部と、ダ
イレクトメモリアクセスを制御するためのDMA制御部
とを具備し、前記メモリ制御部が前記DMA制御部が前
記メモリをアクセスしないサイクルであることを検出す
るためのリフレッシュイネーブル検出手段と、前記メモ
リ制御部により前記メモリが必要とするメモリリフレッ
シュ周期より少ない時間をメモリリフレッシュタイミン
グとして検出するためのプレリフレツシユタイミング検
出手段と、前記リフレッシュイネーブル検出手段の出力
ならびに前記プレリフレツシユタイミング検出手段の出
力の論理積によつて得られるプレリフレツシユトリガ信
号によつて前記メモリ制御部にリフレッシュサイクルを
実行するためのリフレッシュ実行手段とを具備して構成
したことを特徴とするメモリリフレッシュ制御方式。Memory that requires dynamic refresh,
The memory control unit includes a memory control unit for controlling the refresh and a DMA control unit for controlling direct memory access, and the memory control unit detects that it is a cycle in which the DMA control unit does not access the memory. a pre-refresh timing detection means for detecting, as a memory refresh timing, a time shorter than the memory refresh period required by the memory by the memory control unit; an output of the refresh enable detection means; A refresh execution means for executing a refresh cycle in the memory control unit by a pre-refresh trigger signal obtained by ANDing the outputs of the pre-refresh timing detection means. Memory refresh control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60027600A JPS61187195A (en) | 1985-02-15 | 1985-02-15 | Memory refresh control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60027600A JPS61187195A (en) | 1985-02-15 | 1985-02-15 | Memory refresh control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61187195A true JPS61187195A (en) | 1986-08-20 |
Family
ID=12225415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60027600A Pending JPS61187195A (en) | 1985-02-15 | 1985-02-15 | Memory refresh control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61187195A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8189823B2 (en) | 2006-11-14 | 2012-05-29 | Toa Corporation | Speaker system |
-
1985
- 1985-02-15 JP JP60027600A patent/JPS61187195A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8189823B2 (en) | 2006-11-14 | 2012-05-29 | Toa Corporation | Speaker system |
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