JPS61182252A - ポリサイド線中にポリシリコン抵抗を形成する方法 - Google Patents

ポリサイド線中にポリシリコン抵抗を形成する方法

Info

Publication number
JPS61182252A
JPS61182252A JP60245250A JP24525085A JPS61182252A JP S61182252 A JPS61182252 A JP S61182252A JP 60245250 A JP60245250 A JP 60245250A JP 24525085 A JP24525085 A JP 24525085A JP S61182252 A JPS61182252 A JP S61182252A
Authority
JP
Japan
Prior art keywords
polysilicon
silicide
resistor
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60245250A
Other languages
English (en)
Inventor
ロナルド、アール、ブーラツサ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inmos Corp
Original Assignee
Inmos Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24799056&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPS61182252(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Inmos Corp filed Critical Inmos Corp
Publication of JPS61182252A publication Critical patent/JPS61182252A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はポリサイド線中にポリシリコン抵抗を形成する
方法に関する。ポリサイドは半導体製造技術においてポ
リシリコン層上に珪化チタンあるいは珪化タングステン
のようなシリサイド（珪化物）層を有する多層構造を表
わすものとして知られた用語である。
〔従来の技術〕
ポリシリコンはそれがドープされる程度に応じて低い抵
抗や高い抵抗あるいは抵抗率をもっことができ、現在の
半導体技術においては抵抗はしばしばポリシリコン層と
して形成される。抵抗は高度に導電性であるべき他の部
分を有するワード線や他の線中に存在しうる。このよう
に良い導電性でありうるポリサイドはメモリのような半
導体装置中の線として用いられる。抵抗はポリサイドの
ポリシリコン部分中に形成されうる。
〔発明が解決しようとする問題点〕
ポリサイドがシリサイドを被うポリシリコンのみを構成
するように形成されシリサイドは抵抗どなるべき領域を
露出するように選択的にエツチングされるならば抵抗は
一様には形成されないことが多かった。実際、結果とし
て生ずるできそこないと称される抵抗がある。このため
シリサイドとポリシリコン間で悪い影響を生じる相互作
用が起る。
本発明の目的はポリサイド線中にポリシリコン抵抗を信
頼性高く形成する方法を捉供することを目的とする。
〔問題点を解決するための手段〕
本発明によれば、ポリシリコン抵抗の位置として予定さ
れたポリシリコン領域の上部にバリヤ材料を配置し、そ
のポリシリコン上にシリサイドを付加し、そのシリサイ
ドとポリシリコンをシリサイド線と接触１−るポリシリ
コン抵抗を形成するように位置決めし、抵抗をバリヤ材
料でシリサイドから分離するようにしたことを特徴とす
る。
実施例においてはポリシリコンの選択領域に不純物を注
入するのにマスクが使用される。選択領域は形成される
べき抵抗よりも大きいことが望ましい。ドーピングはポ
リシリコン抵抗に対して通常行なわれるように比較的軽
微である。
そして絶縁材料が選択領域の上に形成される。
これはそれ以外の領域上に酸化が選択的に行われるよう
に窒化物を用いて選択領域を酸化して得ることが望まし
い。この酸化は抵抗が形成される領域における軽微にド
ープされたポリシリコンの厚さを減少させる。抵抗領域
の外側の領域は酸化工程によっては薄くならない。
次に全領域はポリシリコンの抵抗率を低下させるために
高度にドープされる。しかし成長した酸化膜は抵抗領域
をこのドーピングからさえぎる。
続いてシリリーイドとポリシリコンは望ましくは２工程
でエツチングされ導電性ポリサイド線の境界が定められ
る。望ましくは選択された抵抗領域上のシリサイドはほ
ぼ前面で除去される。抵抗領域中の成長した酸化物はエ
ツチスＩ・ツバとして作用する。そして抵抗領域の境界
が定められる。
〔作用および発明の効果〕
本発明の方法は軽微にドープされたポリシリコンが高度
にドープされたポリシリコンよりも遅くエツチングされ
るという効果を有する。一つの実施例においてはこの事
実は軽微にドープされ又はドープされていないポリシリ
コン部分が選択酸化により薄く形成されるということに
おいて用いられている。エツチング完了時間はそのため
厚くドープされあるいはドープされていないポリシリコ
ンに対するものとほぼ同じである。このことはその下に
存在する酸化層がかなりエツチングされることを防止す
る。もし下に存在する酸化層がゲート酸化膜である時は
その顕著なエツチングは重大な問題を引き起こすことに
なる。
〔実施例〕
本発明の実施例は以下に図面を参照しながら説明される
。
第１図ないし第１１図は本発明にかがるポリ勺イド線中
にポリシリコン抵抗を形成する方法の第１の実施例で示
すものである。第１図に示されるようにまず単結晶シリ
コン基板１２上にゲート酸化膜あるいはフィールド酸化
膜１４が形成される。
一般に酸化膜１４は６・ＯＯＯへの厚さを有している。
続いて酸化膜１４上にポリシリコン層１６が成長させら
れる。このポリシリコン層１６はほぼ６０００への厚さ
である。続いて薄い酸化膜１８（約４５０人）が成長さ
れ約１０００人の窒化膜２０が形成される。窒化膜２０
はその酸化防止特性のため使用され、同等の性質を有す
る代行材料は窒化膜の代わりに使用されうる。
第２図は窒化膜２０上に置かれるフォトレジストマスク
の平面図を示すものでポリシリコン抵抗が形成されるべ
き矩形領域を規定する。第２図の点線２４は領域２２中
のポリシリコン抵抗及び領域２２外のポリサイド線とあ
るべき境界の概要を示している。
このように矩形領域２２中で点線２４は指定された抵抗
領域の輪郭を示す。例えば半導体スタティックＲＡＭに
おいては領域２２内に通常２つ以上のポリシリコン抵抗
が形成される。説明と図示を容易にするため１つのポリ
サイド線とその抵抗か図示され、説明されているのみで
あるが、２以上の抵抗が矩形領域２２内に本発明の工程
により形成されうろことが理解される。窒化膜２０上の
フォトレジストマスクは矩形領域２２を除いた全ての部
分をマスクするもので望ましくは約１０．０００への厚
さを有している。マスキングされた構造は領域２２中の
窒化膜２０、続いてその下の酸化膜１８がエツチング除
去されポリシリコン層１６の部分が露出するようにエツ
チングされる。それから領域２２内の後に抵抗となる露
出したポリシリコン内にドーパントが注入される。
ドーパントの濃度とドーズ量は抵抗を形成するのに通常
用いられるような値である。当業者において一般に使用
されるような従来のポリシリコン抵抗を形成するのであ
ればドーパントはリンあるいはヒ索である。
代わりにドーパントはホウ素単独あるいはホウ素とリン
又はヒ素であっても良い。例えば出願人のＥＰ−Ａ−０
１１２０９７（出願番号８３３０７３２３．２＞は逆並
列接続されたホウ素のダイオード又は補償されたダイオ
ードを示しており、それらは抵抗として用いられる。以
下の説明においてはドーパントはホウ素であるがこれは
説明の都合による。
ホウ素はポリシリコン１ｉｉ１６の矩形領域２２を除ぎ
いかなる部分にも顕著には入り込まない。なぜならばそ
の他の部分はフォトレジスト層窒化躾２０、薄い酸化膜
１８により保護されているからである。ドーピング工程
は第２図のＡ−Ａ線に沿った断面図である第３図ににす
示される。第３図は）Ａ１−レジスト２６及び矩形領域
２２中のポリシリコン層１６の軽くドープされた抵抗領
域３０となる部分へのホウ素注入を示ず。
フォトレジスト２６はドーピング工程後に除去されるが
窒化膜２０は矩形領域外の位置に残存する。そして厚い
酸化ＩＪ！３２が第４図に示されるようにポリシリコン
層１６の露出した領域３０上に成長する。窒化膜２０は
矩形領域２２を除き他の部分に酸化膜が成長することを
阻止する。酸化膜３２は約３５００への厚さでポリシリ
コン層の領域３０の厚ざが減少するように領１ａ３０中
に成長する。矢印３４は厚い酸化膜３２が成長した後に
おける領域２２中の残存ポリシリコン層の厚さを示す。
最初にはポリシリコン層１６の厚さは６０００人の厚さ
であったが、この酸化工程後ではその領域２２において
矢印３４で示される厚さは４０００から５０００人のオ
ーダーであるにすぎない。酸化膜３２の厚さは３５００
八であり層１６の表面上に突出していることにも留意さ
れたい。もちろん矩形領域２２外のポリシリコン層１６
の厚さは６０００人でのままである。
窒化膜２０及びその下の薄い酸化膜１８は続いて除去さ
れ、この構造（矩形領域２２における比較的厚い酸化膜
３２を伴ったポリシリコン層）はもし望むならば炉中で
高濃度のドーピングを受はる。ドーパントはヒ素あるい
はリンであるがヒ素が望ましい。その結果骨られる構成
は厚く成長した酸化膜３２で被われ、要求されたように
導電性であるようにドープされたポリシリコンにより囲
まれた、ホウ素がドープされた抵抗性ポリシリコン領域
３０を有している。ドーピングサイクル中に形成された
微少量の酸化膜はその厚さを約５００Ａ減少させること
によりその構造から除去される。　次に第５図に示され
るようにシリサイド層３６が構成全体上に成長される。
シリサイド層３６は２０００から３０Ｃ）０人のオーダ
ーの厚さを有していることが望ましい。第５図は第２図
の領域　２２を通るＡ−Ａ線に沿った断面を示している
。もちろんシリサイド層は抵抗領域を規定する矩形領域
２２及び構成の他の部分の双方を被っている。
次にフォトレジストの位置決めマスク３８が構成上に置
かれる。マスク３８の平面図は第６図に示されておりそ
のマスクは領域２２上では開放しているがポリシリコン
又はポリサイド線となるべ一　　１２　　− き領域を被っていることがわかる。第６図では領域２２
はシリサイド層３６により被われておりそのため点線で
示されている。フＡトレジス１〜マスク３８はシリサイ
ド層の上に置かれる。
シリサイド層３６及びその下のポリシリコン層１６は次
の従来のエツチング後ｏ　ｔスによりエツチングされる
。同じ広がりでかつ矩形ｆＲ域２２により規定される厚
い酸化膜３２は抵抗領域３０がエツチングされないよう
にエッチストップとして機能する。第７図はシリサイド
及びポリシリコンのエツチング後にお番ノる第６図のＢ
−Ｂ線に沿った抵抗領域を通過する断面を示している。
第８図はエツチング工程後の第６図におけるＣ−Ｃ線に
沿ったポリサイド線を通過する断面を示している。
これらかられかるようにこのエツチング工程は前の工程
で導電性を得るようにドーピングされた通常５５００人
の厚さのポリシリコン部分の上に約２５００人である上
部シリサイド部分３６を有するポリサイド線４０を形成
する。ポリサイド線４０は厚い酸化膜３２によって被わ
れる領域２２中のポリシリコン抵抗領域３０によってさ
えぎられる矩形領域２２ｋに形成されたシリサイド３６
は領域２２上でわずかに突出したマスク３８の部分の下
部を除いてエツチング除去される。
フォトレジスト３８は除去され酸化膜（図示せず）が成
長しポリサイド線の上面及び側面を被う。
ポリサイド線がゲート電極として用いられる部分ではこ
の酸化膜は結果として得られるソース及びドレイン注入
が最初はゲート電極に対してずれるが熱拡散がソース及
びトレイン領域をほぼＯのオーバーラツプで位置決めす
ることを保証する。厚い酸化膜３２はポリシリコンの抵
抗領［３０をソース及びドレイン領域形成のためのヒ素
注入から保護する。
次の工程は矩形領域２２中でポリシリコン抵抗自身を位
置決めすることである。これは第９図に示されるように
領域２２上にフォトレジストマスク４２を加えることに
より行なわれる。この実施例ではマスク４２は２つの部
分を持っており領域２２内の第１の部分４２ａと領域２
２の外の第２の部分４２ｂを有している。第１の部分４
２ａは厚い酸化膜３２上に置かれポリサイド線４ｏに対
し整合するのに用いられる。しかしながら第９図に示さ
れるようにマスクの第１の部分４２ａはポリサイド線４
０に関して部分的にずれて位置決めされ得る。これは製
造装置における通常の許容量を示している。領１１ｉｌ
ｉ２２外のフォトレジストマスクの第２の部分４２ｂは
破線で示されるようにポリサイド線４０を被っている。
次に酸化膜３２及びその下のホウ素がドープされたポリ
シリコン領域３０はポリシリコン中に抵抗を含むポリサ
イド線４０を形成するように第１のフォトレジスト部分
４２ａの領域を除いてエツチング除去される。そして抵
抗は厚い酸化膜３２で被われる。第１０図及び第１１図
はエツチング後の結果の構成を示すもので第９図のそれ
ぞれＤ−Ｄ線及びＥ＝Ｅ線に沿った断面である。第１０
図においてはフォトレジスト４２が位置決めされた部分
は破線で示されている。図かられかるようにポリサイド
線の左側に少しずれている。高濃度にドープされたポリ
シリコン１６は低濃度にドープされたポリシリコン３０
よりも厚いことに注目されたい。エツチングはよく知ら
れた方法で異なるエツチング液を用いて最初に酸化膜を
次にポリシリコンをエツチングする２段階の工程により
行なわれる。
第１１図はポリサイド線に沿った断面を示している。第
１１図の中央部分は抵抗として位置決めされたホウ素が
ドープされた抵抗領域３ｏを被う残存した厚い酸化膜３
２を示している。抵抗領域３０の外側はより高濃度にド
ープされた、ポリシリコン層１６の厚い導電領域である
。この導電領域はシリサイド３６により被われる。図か
られかるようにシリサイドは厚い酸化膜３２の上に部分
的に伸びており、これはフォトレジストマスクが第６図
及び第９図に示されるように矩形領域２２中に伸びて重
なり合ったためである。シリサイドの最内端エツジ４４
は酸化膜３２のために上昇する底面端に応じて上向きに
まがっている（第５図参照）。
説明された実施例は抵抗形成のための注入、ポリシリコ
ンのドーピング、ソース−ドレイン注入のために一つの
フォトリゾグラフィの工程が使用されるという利点を有
する。これはポリシリコンド−ピングと注入マスクを通
常分１ｌｌＩｔするＮＭＯ８において一つのマスクを節
約する。
ソース−ドレイン注入後までに実際の抵抗線が切り出さ
れないことにより抵抗の側壁がソース−トレイン注入中
でショートすることについての心配はない。言い換えれ
ばソース−ドレイン注入は通常の７０°の角磨であって
も矩形領域２２の側壁を貫通せず従ってフォトレジスト
４２下の領域に達する。従って抵抗特性は保持される。
このプロセスの他の利点はポリシリコン上に成長したシ
リサイド３６が抵抗を形成する本来のポリシリコンと決
して接触しないことである。これは厚い酸化膜３２は第
５図から明らかなようにポリシリコンからシリサイドを
分離するからである。
従って抵抗領域はシリサイドと相互作用によって悪影響
を受けることはない。
上述したように伯の利点は高濃度にドープされたポリシ
リコンをエツチングするための完了時間が低濃度にドー
プされたポリシリコンをエツチングするための完了時間
とがほぼ同じであるということである。
上述された本発明の方法の第１の実施例は次のような工
程にまとめることができる。
１、　基板上にポリシリコン層を形成する。
２、　薄く酸化膜層を形成しその上に窒化膜層を形成す
る（第１図）。
３、フォトレジストにより抵抗領域を指定しその指定さ
れた領域内でポリシリコンを露出するように窒化膜層お
よび薄い酸化膜層をエツチングする。
４、　露出したポリシリコンに選択的にドープする（第
２図および第３図）。
５、フォトレジストを除去する。
６、　指定領域中のポリシリコン上に厚い酸化膜を成長
させる（第４図）。
７、　窒化膜層および薄い酸化膜層を除去する。
８、　指定領域の外のポリシリコンを選択的にドープし
て厚い酸化膜が被っている場所を除いて導電性とする。
９、　ドーピング工程により生じた全ての酸化膜を除去
する。
１０、　　露出したポリシリコンおよび厚い酸化膜の上
にシリサイド層を形成する（第５図）。
１１、　ポリサイド線を定め指定領域を開けたままにす
るマスクを付加する（第６図）。
１２、　指定領域上の厚い酸化膜をエッチストップとし
て用い、シリサイドおよびポリシリコンをエツチングし
て指定領域に隣接したポリサイド線を形成する（第７図
、第８図）。
１３、　マスクを除去する。
１４、　装置内の他の場所にゼロドレイン重ね合せ方法
用の酸化膜を成長させる。
１５、　指定領域上の厚い酸化膜をマスクとして用いソ
ースおよびドレイン不純物を注入する。
１６、　抵抗位置決めマスクを加える（第９図）。
１７、　厚い酸化膜およびその下のポリシリコンをエツ
チングしポリサイド線間の抵抗を位置決めする（第１０
図、第１１図）。
本発明の方法の代替実施例においては第５図に示される
構造が第１図ないし第５図を参照して上述したように形
成される。その構造は簡略に言えばポリシリコン層１６
および厚い酸化膜３２によって被われた、ホウ素がドー
プされたポリシリコン領域３０をとり囲む指定領域２２
の双方を被うシリナイド層３６を有している。この代替
実施例においては抵抗おにびポリサイド線は１つのマス
クによって定められるので抵抗はポリサイド線に位置決
めされる。従って第１２図はシリサイド層３６の上に置
かれたフォトレジストより成るポリ位置決めマスク５０
の平面図を示す。フォトレジスト５０は厚い酸化膜３２
が成長している指定領域２２の上を交差するがこの領域
はその上にシリサイド３６があるために見えない。しか
しながら酸化膜３２は第１２図のＦＦ線に沿って見た抵
抗性ポリシリコン領域３０の断面図である第１３図には
見られる。
シリサイド層３６および次に酸化膜３２は第１４図およ
び第１５図の断面図に示されるようにポリシリコン線を
形成するためにエツチングされる（フォトレジスト５０
はすでに除去されている）。第１５図はこのようにして
定められたポリシリコン抵抗を示す第１２図のＦＦ線上
の断面図を示す。それはホウ素がドープされたポリシリ
コン抵抗領域３０を有している。その上には厚い酸化１
！ｉ３２さらにシリサイド３６がある。第１４図は第１
２図のＧＧ線上の断面図であって抵抗の外側のポリサイ
ド線を示している。ポリサイド線はシリサイド３６によ
り被われた高濃度にドープされたシリコン１６を有して
いる。抵抗の外側のポリシリコン（第１４図）の厚さは
抵抗（第１５図）のホウ素がドープされたポリシリコン
領域の厚さよりも大きい。これは厚い酸化膜３２が形成
される期間中の領域２２中のポリシリコン１６の上部の
酸化による。この厚さの違いは抵抗性の浅くドープされ
たポリシリコン３０および高濃度にドープされた導電性
のポリシリコン１６を完全にエツチングするのに必要な
時間がほぼ同じであるという利点がある。
次の工程はポリ勺イド線の側部および−Ｆ部にソースド
レイン注入のための酸化膜を形成することである。成長
した酸化膜５２の例が第１６図に示される。その酸化膜
は全てのポリサイド線を被い、その結果活性領域を交差
するポリサイド線によって形成されたゲー１へ電極のエ
ツジ部からソースドレイン不純物を制御性良く分ｌｌ１
ｌＩスる。この実施例においては第１の実施例と同様に
酸化膜５２、シリサイド３６および酸化膜３２は抵抗性
のポリシリコン領域３０をソースドレイン注入物から保
護する。
次に前に指定された領域２２（すなわち少なくとも境界
を定められたポリシリコン抵抗）のみをカバーするよう
にフォトレジストが加えられ、酸化膜をエツチングし次
にシリサイドをエツチングするように良く知られた方法
でエツチングが行なわれる。厚い酸化膜３２は第１７図
に示されるように実質的にほとんどエツチングされない
のが望ましい。しかし第１８図に断面が示された構造の
ようにそれは完全にエツチングされ得る。
この代替実施例の利点は抵抗がポリサイド線に対して自
己整合されることである。同様に酸化膜３２は上述した
最初の実施例の様には厚い必要がない。これはシリサイ
ド３６およびその外側の酸化ｌ！５２がソースドレイン
不純物から抵抗性領域３０を保護するためである。さら
に別の利点はただ１つのフォトステップが抵抗不純物注
入、ポリシリコンのドーピング、ソースドレインの不純
物注入用に使用されることである。第１の実施例のよう
に工程の大きな利点はシリサイドが抵抗を形成するのに
用いられる抵抗性のホウ素がドープされたポリシリコン
とは決して接触しないことである。
この発明の代替実施例における工程は第１の実施例にお
ける１ないし１０の工程を含んだ上に次の工程が続く。
１１Ａ、ポリシリコンの境界を定めるフォトレジストの
マスクを加える。
１２Ａ、シリサイド酸化膜およびポリシリコンをエツチ
ングする。
１３Ａ、フォトレジストを除去する。
１４Ａ、ドレイン上のオーバーラツプのない酸化膜を確
立する。
１５Ａ、ソースドレイン不純物を注入する。
１６Ａ、抵抗領域上を除いてフォトレジストで全体構造
上を被う。
１７Ａ、酸化膜とシリサイド層をエツチングする。
１８Ａ、厚い酸化膜を抵抗の上から除去する。
【図面の簡単な説明】
第１図は本発明の第１の実施例によるプロセスの初期の
段階における中間構造を示すものでポリシリコン層、薄
い酸化膜層及び窒化膜層を備えた基板の断面図、第２図
は予定された抵抗領域を導く抵抗用マスクを示す平面図
、第３図はポリシリコン中に抵抗領域を形成するホウ素
の注入を示すエツチング後の第２図におけるＡ−Ａ線に
沿った断面図、第４図は第３図の構造においてフォトレ
シストが除去され予定された抵抗領域を取り囲む基板領
域上に酸化膜が成長した後の構造を示す図、第５図は第
４図の構成で窒化膜及び薄い酸化膜が除去され珪化物層
が付加された様子を示ず断面図、第６図はポリサイド専
用の位置決めマスクを示す平面図、第７図はシリサイド
及びポリシリコンがエツチングされ比較的厚い酸化膜で
ドープされたポリシリコン領域が被われるようにされた
後の第６図のＢ−Ｂ線に沿って抵抗領域を示す断面図、
第８図は□エツチング後の第６図のＣ−Ｃ線に沿って得
られた断面図、第９図は酸化膜で被われたポリシリコン
抵抗領域上に独立した抵抗位置決めマスクを適用した様
子を示す平面図、第１０図は第９図におけるエツチング
後のＤ−Ｄ線に沿った断面図、第　１１図はポリシリコ
ン抵抗を含むポリサイド線の長手方向断面を示す、第９
図のＥ−Ｅ線に沿った断面図、第１２図はポリサイド線
とポリシリコンの双方を位置決めするためのマスクの代
わりの実施例の平面図、第１３図はシリサイド層上のフ
ォトレジストを示す第１２図のＦ−Ｆ線に沿った断面図
、第１４図はエツチング後の第１２図のＧＧ線に沿った
断面図、第１５図はエツチング後にシリサイドにより被
われるポリシリコン抵抗の構成を示す第１２図のＦ−Ｆ
線に沿った断面図、第１６図は本発明の代替実施例の次
工程におｔＪるポリシリコン抵抗の側壁を保護するため
に成長された酸化膜を示す図、第１７図はポリシリコン
抵抗の上部酸化膜を残ずエツチング後の第１６図の構成
を示す他の断面図、第１８図は酸化膜、その下のシリ４
ノイド、比較的厚い酸化膜をエツチングした後の第１６
図の構成を示す図である。 １２・・・基板、１４．１８・・・酸化膜、１６・・・
ポリシリコン、２０・・・窒化膜、２２・・・矩形領域
、２４・・・ボリザイド線、３０・・・ポリシリコン領
域、３２・・・成長酸化膜、３６・・・シリサイド、３
８・・・フォ１ヘレジスト。 出願人代理人　　佐　　藤　　−雄 ＦｌＧ−７７ １’１ａ１８ 、Ｆｌに、１７ 」・・

Claims (1)

  1. 【特許請求の範囲】 １、ポリシリコン抵抗の位置決め用に指定されたポリシ
    リコン領域の上面にバリヤ材料を位置決めする工程と、 次に前記ポリシリコン上にシリサイドを加える工程と、 前記シリサイドおよび前記ポリシリコンをポリサイド線
    に接触するポリシリコン抵抗を形成するように定める工
    程とを備え、前記抵抗はシリサイドから前記バリヤ材料
    によつて分離されるようにしたポリサイド線中にポリシ
    リコン抵抗を形成する方法。 ２、特許請求の範囲第１項記載の方法において、ポリシ
    リコン領域上に前記バリヤ材料が形成される前に前記指
    定された領域にポリシリコン抵抗形成用の不純物がドー
    プされる方法。 ３、特許請求の範囲第１項または第２項記載の方法にお
    いて、バリヤ材料が前記指定されたポリシリコン領域の
    上面に形成された酸化膜より成る方法。 ４、特許請求の範囲第３項記載の方法において、前記酸
    化膜は前記指定されたポリシリコン領域を酸化して形成
    されると共に前記指定されたポリシリコン領域の外側に
    酸化防止層が形成された方法。 ５、特許請求の範囲第１項ないし第４項のいずれかに記
    載の方法において、前記バリヤ材料は前記指定された抵
    抗領域よりも大きく、これを取り囲む領域の上面に形成
    された方法。 ６、特許請求の範囲第１項ないし第５項のいずれかに記
    載の方法において、ポリサイド線およびポリシリコン抵
    抗が同時に定められる方法。 ７、特許請求の範囲第６項記載の方法において、シリサ
    イドの上にフォトレジストを位置決めする工程と、シリ
    サイド、バリヤ材料およびポリシリコンをポリサイド線
    およびポリシリコン抵抗を定めるためにエッチングする
    工程とを備えた方法。 ８、特許請求の範囲第１項ないし第５項のいずれかに記
    載の方法において、ポリサイド線がポリシリコンを指定
    された抵抗領域内で抵抗が形成するのに先立つて定めら
    れる方法。 ９、特許請求の範囲第８項記載の方法において、シリサ
    イド上並びに前記指定された領域をまたいで線上に延び
    ているがその指定された領域上で不連続となったフォト
    レジストを位置決めする工程と、前記フォトレジストに
    より被われていないシリサイドを前記バリヤ材料までエ
    ッチングする工程と、その後前記指定された抵抗領域か
    らポリシリコン抵抗を形成する工程とを備えた方法。 １０、抵抗およびポリサイド線を酸化防止材料の層とと
    もに形成する工程と、 前記酸化防止層によって指定された抵抗領域の輪郭を描
    くように開口部をエッチングする工程と、前記開口部を
    通してポリシリコン中に不純物を注入する工程と、 前記指定された抵抗領域中でポリシリコンに後に加えら
    れたシリサイドの接触を妨げるようにポリシリコンの上
    面の前記開口部中に比較的厚い酸化膜を形成する工程と
    、 ポリシリコンとその上の酸化膜を被うシリサイド層を付
    加する工程と、 指定された抵抗領域を横断するポリシリコン線を定める
    工程と、 を備えたポリサイド線巾にポリシリコン抵抗を形成する
    方法。 １１、特許請求の範囲第１０項記載の方法において、前
    記酸化膜が前記開口部に成長された方法。 １２、特許請求の範囲第１０項または第１１項記載の方
    法において、酸化防止材料が窒化膜である方法。 １３、特許請求の範囲第１０項ないし第１２項のいずれ
    かに記載の方法において酸化膜が成長層である方法。 １４、特許請求の範囲第１０項ないし第１３項のいずれ
    かに記載の方法において、シリサイドを付加する前記工
    程に先立って前記酸化防止層を除去する工程を備えた方
    法。
JP60245250A 1985-01-31 1985-10-31 ポリサイド線中にポリシリコン抵抗を形成する方法 Pending JPS61182252A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US696918 1985-01-31
US06/696,918 US4604789A (en) 1985-01-31 1985-01-31 Process for fabricating polysilicon resistor in polycide line

Publications (1)

Publication Number Publication Date
JPS61182252A true JPS61182252A (ja) 1986-08-14

Family

ID=24799056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60245250A Pending JPS61182252A (ja) 1985-01-31 1985-10-31 ポリサイド線中にポリシリコン抵抗を形成する方法

Country Status (4)

Country Link
US (1) US4604789A (ja)
EP (1) EP0192871B1 (ja)
JP (1) JPS61182252A (ja)
DE (1) DE3576016D1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1186485B (it) * 1985-12-20 1987-11-26 Sgs Microelettronica Spa Circuito integrato monolitico,in particolare di tipo mos o cmos e processo per la realizzazione di tale circuito
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US4740478A (en) * 1987-01-30 1988-04-26 Motorola Inc. Integrated circuit method using double implant doping
GB8710359D0 (en) * 1987-05-01 1987-06-03 Inmos Ltd Semiconductor element
KR900008868B1 (ko) * 1987-09-30 1990-12-11 삼성전자 주식회사 저항성 접촉을 갖는 반도체 장치의 제조방법
EP0337720B1 (en) * 1988-04-11 1998-08-19 Synergy Semiconductor Corporation Method for fabricating a bipolar transistor
US6004855A (en) * 1988-04-11 1999-12-21 Synergy Semiconductor Corporation Process for producing a high performance bipolar structure
WO1990005995A1 (en) * 1988-11-22 1990-05-31 Seiko Epson Corporation Semiconductor device
JPH0434966A (ja) * 1990-05-30 1992-02-05 Seiko Instr Inc 半導体装置の製造方法
US5068201A (en) * 1990-05-31 1991-11-26 Sgs-Thomson Microelectronics, Inc. Method for forming a high valued resistive load element and low resistance interconnect for integrated circuits
US5268325A (en) * 1990-05-31 1993-12-07 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
JPH04355912A (ja) * 1990-08-09 1992-12-09 Seiko Epson Corp 半導体装置及びその製造方法
US5462894A (en) * 1991-08-06 1995-10-31 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
US5712196A (en) * 1995-06-07 1998-01-27 Advanced Micro Devices, Inc. Method for producing a low resistivity polycide
TW388109B (en) * 1997-02-11 2000-04-21 Winbond Electronics Corp Method for fabricating SRAM polyload
US6184103B1 (en) * 1998-06-26 2001-02-06 Sony Corporation High resistance polysilicon SRAM load elements and methods of fabricating therefor
US6232194B1 (en) 1999-11-05 2001-05-15 Taiwan Semiconductor Manufacturing Company Silicon nitride capped poly resistor with SAC process
US7112535B2 (en) * 2003-09-30 2006-09-26 International Business Machines Corporation Precision polysilicon resistor process
KR100887007B1 (ko) * 2007-10-12 2009-03-04 주식회사 동부하이텍 Ｌｄｉ의 알-스트링내 폴리 패턴 형성 방법 및 구조
US7785979B2 (en) * 2008-07-15 2010-08-31 International Business Machines Corporation Integrated circuits comprising resistors having different sheet resistances and methods of fabricating the same
EP3379222B1 (en) 2017-03-22 2020-12-30 Methode Electronics Malta Ltd. Magnetoelastic based sensor assembly
US11221262B2 (en) 2018-02-27 2022-01-11 Methode Electronics, Inc. Towing systems and methods using magnetic field sensing
DE18907724T1 (de) 2018-02-27 2021-03-25 Methode Electronics, Inc. Schleppsysteme und Verfahren mit Verwendung von Magnetfeldmessung
US11491832B2 (en) 2018-02-27 2022-11-08 Methode Electronics, Inc. Towing systems and methods using magnetic field sensing
US11084342B2 (en) 2018-02-27 2021-08-10 Methode Electronics, Inc. Towing systems and methods using magnetic field sensing
US11135882B2 (en) 2018-02-27 2021-10-05 Methode Electronics, Inc. Towing systems and methods using magnetic field sensing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576478A (en) * 1969-07-22 1971-04-27 Philco Ford Corp Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode
JPS5922380B2 (ja) * 1975-12-03 1984-05-26 株式会社東芝 ハンドウタイソシノ セイゾウホウホウ
US4208781A (en) * 1976-09-27 1980-06-24 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
US4110776A (en) * 1976-09-27 1978-08-29 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
US4136434A (en) * 1977-06-10 1979-01-30 Bell Telephone Laboratories, Incorporated Fabrication of small contact openings in large-scale-integrated devices
US4475964A (en) * 1979-02-20 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
US4654680A (en) * 1980-09-24 1987-03-31 Semiconductor Energy Laboratory Co., Ltd. Sidewall gate IGFET
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
US4446613A (en) * 1981-10-19 1984-05-08 Intel Corporation Integrated circuit resistor and method of fabrication
DE3132809A1 (de) * 1981-08-19 1983-03-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene
FR2515427A1 (fr) * 1981-10-27 1983-04-29 Efcis Procede de fabrication de resistances de forte valeur pour circuits integres
US4400867A (en) * 1982-04-26 1983-08-30 Bell Telephone Laboratories, Incorporated High conductivity metallization for semiconductor integrated circuits
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects

Also Published As

Publication number Publication date
DE3576016D1 (de) 1990-03-15
EP0192871A1 (en) 1986-09-03
EP0192871B1 (en) 1990-02-07
US4604789A (en) 1986-08-12

Similar Documents

Publication Publication Date Title
JPS61182252A (ja) ポリサイド線中にポリシリコン抵抗を形成する方法
US5449637A (en) Method of producing low and high voltage MOSFETs with reduced masking steps
US4908327A (en) Counter-doped transistor
JPS6196759A (ja) 集積回路の形成方法
JPH07202193A (ja) 半導体装置及びその製造方法
US20060205166A1 (en) Semiconductor device and method for manufacturing the same
JP2619340B2 (ja) 半導体素子の高電圧トランジスタ構造及びその製造方法
JPS6346577B2 (ja)
US4413402A (en) Method of manufacturing a buried contact in semiconductor device
KR19990065891A (ko) 통합 반도체 소자의 제조방법
US6096600A (en) Method of forming a capacitative section of a semiconductor device and method of forming a capacitative section and gate section of a semiconductor device
US6392279B1 (en) Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance
US5401678A (en) Transistor and method for fabricating the same
US4694565A (en) Method of making hardened CMOS sub-micron field effect transistors
US5523250A (en) Method of manufacturing a MOSFET with LDD regions
US6472712B1 (en) Semiconductor device with reduced transistor leakage current
US5484742A (en) Process for preparing a semiconductor device with a narrow-channel MOS transistor
US6534364B1 (en) Tunnel diode layout for an EEPROM cell for protecting the tunnel diode region
KR100231763B1 (ko) 반도체 장치 및 그의 제조방법
US5624866A (en) Semiconductor device provided with trench element isolation film and method for fabricating the same
JPS6336140B2 (ja)
JPH0244777A (ja) Ｅｐｒｏｍ
JPS6150398B2 (ja)
JPS61150376A (ja) 半導体装置
KR100371284B1 (ko) 플랫 셀형 반도체 메모리 장치의 제조 방법