JPS6118210A - 電荷転送アナログ比較器及び該比較器を使用するデバイス - Google Patents

電荷転送アナログ比較器及び該比較器を使用するデバイス

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JPS6118210A
JPS6118210A JP60138837A JP13883785A JPS6118210A JP S6118210 A JPS6118210 A JP S6118210A JP 60138837 A JP60138837 A JP 60138837A JP 13883785 A JP13883785 A JP 13883785A JP S6118210 A JPS6118210 A JP S6118210A
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JP
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charge
comparator
capacitor
voltage
gate
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JP60138837A
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ジヤン・リユツク・ベルジエ
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Original Assignee
Thomson CSF SA
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Publication date
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    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H—ELECTRICITY
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 （１）発明の分野 本発明は電荷転送アナログ比較器に係る。
（２）先行技術の説明 本出願人の知る限）このような比較器は現在のところ存
在していない。、 しかしながら電荷転送デ・澹イスを用いる成る種の用途
では２つの電荷量を比較しなければならないことがある
。その主な例として、情報を定期的に再生及び再注入さ
れるカリプレート（比較修正）した電荷パケットの形態
で記憶するマルチレイルアナログメモリとして電荷転送
デバイスを用いる場合が挙げられる。各再注入時のカリ
ブレーション及びリカリプレージョン操作はＮ個の基準
電荷ノ９ケットに該轟する基準信号に対する電荷ノヶッ
トの位置を探測するＮ個の比較器によって行なわれる。
通常この操作は電荷、ｅケラトを電圧に変換し且つ公知
タイプの電圧比較器を用いることによって実施される。
本発明の目的はこの欠点を解消すべく、比較を電荷／ｑ
ケットのレベルで直接実施し従って電荷−電圧変換及び
逆の変換を必要としなり比較器を提供することＫある。
発明の概要 そのために本発明は成る量の信号電荷と成る量の基準電
荷とを受容してこれら２つの電荷量を直接比較する手段
を含む電荷転送アナログ比較器を提供する。
本発明の電荷転送アナ誼グ比較器は一好適具体例として
、通過ゲートにより互に結合され且つ増幅器の入力及び
出力に夫々接続される２つの隣接ＭＩＳキャパシタξシ
タと、前記増幅器の入力に接続される比較初期化手段と
、信号電荷及び基準電荷を夫々各キャパシタＱシタの下
に導入する手段とを備える。
これらの電荷量は電圧に変換されないため、本発明のア
ナログ比較器は極めて高い感度を有する。
本発明は前述の如き電荷転送アナログ比較器を用いる種
々のデバイスにも係る。
例えば本発明は前述の如き比較器をＮ段用いるアナログ
／デジタル変換器に係る。本発明はまた前述タイプの比
較器をリカリブレータとして用いるマルチレベルアナロ
グメモリにも係る。
本発明の他の特徴及び利点は添付図面に基づく以下の非
限定的具体例の説明から明らかにされよう。
尚、これらの図面中面−素子は同一符号で示した。また
、図面簡明化のため種々の素子の大きさは必ずしも正確
には示さなかった。
好適具体例の説明 第１ａｒＩ！ＪＫ示したよりに本発明の電荷転送アナロ
グ比較器は主として２つのＭＩＳキャパシタｑシタ１及
び２からなる。これらのキヤノＱシタはそれ自体公知の
方法Ｋｃｌ：り、例えばｐ形シリコンの如き基板Ｓと、
シリコン酸化物の如き絶縁層と、多結晶シリコンもしく
はアルミニウムの如きゲートとで構成し得る。これらキ
ャパシタｑシタ１及び２は周期的電位φ、に接続された
通過ゲートＧ、を介して互に接続される。また、これら
２つのＭＩＳキャパシタ１及び２のゲートは増幅器Ａの
入力Ｅと出力Ｓとに夫々接続される。更に、比較を初期
化するためにＭＯＳ）ランジスタＴ。も使用される。よ
シ詳細にはＭＯＳトランジスタＴ。のドレインが。
後述の如く増幅器Ａを不安定点レベルにおくよりに選択
されたＤＣ電圧Ｖ□に接続される。ＭＯＳトランジスタ
Ｔ。のソースは増幅器Ａの入力に接続され、該ＭＯＳト
ランジスタのゲート紘周期電位φｏＫ接続される。この
電位φ。は比較初期化時に１即ち信号電荷Ｑ、に対応す
る電荷ノ９クットと基準電荷Ｑｒｅｆに対応する電荷／
ぐケラトとを夫々キヤ／Ｑシタ１及び２の下に注入する
間トランジスタＴ。を使用可能にしておく。
電圧ＶＸは前述の如く増幅器Ａを不安定点におくように
選択される。実際、ＭＯＳキャパシタｌ及び２の下に全
く同じ電位井戸を得るためには、キャパシタ１のゲート
に与えられる増幅器の入力電圧がキャパシタ２のゲート
に与えられる該増幅器の出力電圧と同等でなければなら
ない。また、前記入力電圧に対する前記出力電圧の変化
を検出し得るようにするためには、第２図に実線で示し
た前記増幅器の特性の不安定点のレベルで動作させる必
要がある。実際、この実線は増幅器の特性■８をｖ８の
関数として示している。第に等分線を引くとこの特性曲
線は３つの基準点Ｉ’、Ｉ。
１′で切断される。これらの点ではＶ、＝Ｖ、である。
しかしながら電圧ｖＩＫ対応する点工で動作させると電
圧ｖＥに対する電圧Ｖ８の平衡が少しくずれた時にこの
不平衡の方向に応じてＶｈａｕｔに対応するｖ８値か又
はＶｂａｇに対応するＶ８値の方向へ傾きが生じる。そ
こで、キャパシタｌ及び２の下に蓄積された２種の電荷
の量を比較するためにはこの不安定点■を中心とする傾
きの可能性を利用する。これについては第１ｂ図から１
ｇ図に基づいて詳述する。
第１ｂ図に示した如く、比較の初期化時には電圧Ｖ□を
増幅器Ａの入力に与えるべく電圧φ。を高レベルにおく
。電圧ｖ０は増幅器が入力電圧と等しい出力電圧を送出
する時の電圧であるから、増幅器の出力にもこの電圧Ｖ
、が与えられる。その結果キヤ、Ｑシタ１及び２の下の
電位の井戸は互に等しくなる。ゲートφ２を低し４ルに
おき、公知タイプの任意の電荷導入デバイスを用いて信
号電荷Ｑｓをキャパシタ１６のゲートの下に導入し、基
準電荷Ｑｒｅｆをキャパシタ２のゲートの下に導入する
。電荷導入デバイスは比較器が電荷転送デバイスに接続
される場合には単なる通過ゲートで構成し得、信号が電
圧形態を有する場合には主として注入ダイオードからな
る電圧−電荷変換ジノζイスで構成し得る。
初期化が終了したら、キャパシタｑシタ１のゲートに与
えられる点Ｅの電位が変動的になるように電位φ。
を低レベルに戻す。第１ｃ図の如く、ゲートＧ、の電位
φ２を、高レベル即ちＶＩによって得られるレベルよシ
高いレベルに上げて電荷が２つの隣接キャパシタ間を移
動できるようにする。この場合電荷は電荷量のよシ多い
電位の井戸から隣接井戸に流れる。
該具体例では一例としてＱｒｅｆがＱｓを上回るものと
した。従って電荷はキヤ／Ｑシタ１の下に移動し、その
結果このキャパシタｑシタの電位が低下する。増幅器Ａ
はこの電位変化をキャパシタ々シタ２のゲートに＠える
。
その結果キヤ、Ｑシタ２のゲートの下の界面電位は第１
ｄ図及び第１０図に示されているようにレベルφ（Ｖｂ
ａｓ　）まで急降下する。
このようにして、電位φ１が低レベルに下げられると１
．全ての電荷Ｑｒｅｆ＋Ｑｓが電荷量の小さかつた方、
即ち第１ｆ図に示されているようにキャパシタｌの下に
集合する。
逆に、ＱｇがＱｒｅｆを上回る場合には、電荷はキヤ／
Ｑシタｌからキャパシタ２に移動し、その結果キャパシ
タ１の電位が上昇して増幅器Ａがレベルｖｈａｕｔ方向
へ傾く。この場合電荷全体ＱＢ＋Ｑｒｅｆは第１ｇ図の
如くキャパシタ２即ち電荷量の小さかった方に集まる。
このようにして、信号電荷Ｑ８が基準電荷Ｑｒｅｆを下
回るか又は上回るかに応じて電荷全体ＱＢ　＋Ｑｒｅｆ
がキヤ／Ｑシタ１又はキヤ、Ｑシタ２の下に存在するこ
とになり、比較器の最終状態を電荷又は電圧の形態で読
取れば比較の結果が得られる。
実際、比較器の最終状態は次の２種類の方法で読取るこ
とができる。
一＠ＥＥで：この場合増幅器出力の点ＳはＱｒｅｆがＱ
ｓよシ小さければ高レベル、ＱｒｅｆがＱｓよシ大きけ
れば低レベルにおかれる。
一電荷で：この場合は電荷全体ＱＳ　＋Ｑｒｅｆが初電
荷量の小さい方のキャ１９シタのデート下におかれる。
次に主として第３図を参照しながら、電圧ｖ１を得るた
めに本発明で使用し得る増幅器の一具体例を説明する。
この具体例では増幅器Ａを２つの直列接続された反転器
によって構成する。より詳細にはゲートが入力信号を受
容しドレインが出力信号を送出するＭＯＳトランジスタ
Ｔｔ、ＴＩで各反転器を構成する。該トランジスタのド
レインは負荷抵抗を介してＤＣ電圧ＶＤＤに接続される
。この負荷抵抗は該具体例ではゲートがソースにループ
状に接続され、空乏層が形成されるＭＯＳ）ランジスタ
Ｔ、、ＴＳで構成される。２つの反転器Ｔ１５Ｔ１及び
Ｔ’ｌ　＊　Ｔ’２が互に等しい場合は第１反転器Ｔ１
＃ＴｌをＭＯ８Ｉ−ランジスタＴ。により短絡させるだ
けで、即ちＭＯＳトランジスタＴ。のドレイン及びソー
スを夫々第１反転器Ｔｓ、Ｔ茸の入力及び出力に接続す
れば電圧Ｖ□への初期バイアスが得られる。
実際、第２図に点線で示した反転器の転送特性から明ら
かなように、短絡した反転器は増幅器の入力及び出力に
電圧ｖ１ヲ送出する休止点工を１つしか有さない。
また、第３図の具体例の比較器では最終状態の読取りが
電圧で行なわれ、電荷は比較再開前に排出されなければ
ならない。この排出を実施するためには、各キャパシタ
ｌ及び２の近傍に電荷排出デＡイスを具備する。このデ
バイスは各キャ／ｅシタ毎に、電位φ８に接続されるゲ
ートＧＲとＤＣ電圧ＶＤＤによ勺互に逆方向のバイアス
をかけられるダイオードＤとで構成される。比較の間は
電位φＲを前記ダイオードＤ方向への電荷の移動を阻止
すべく低レベルに保持するが、比較終了後は高レベルに
上昇させる。その結果キャパシタ１又は２の下に存在す
る電荷が対応ダイオード方向へ排出される。　　゛ 次に第４図及び第５図を参照して、第１図から第３図に
示したタイプの比較器を使用するアナログ／デジタル変
換器又は電荷カリブレークを説明する。
後で詳述するように、同一の基本デバイスは使用する読
取９法に応じ変換器として又はカリブレークとして使用
し得る。以下の説明では主としてアナログ／デジタル変
換器をとりあげる。
図面簡明化のため第４図及び第５図のアナログ／デジタ
ル変換器には４つのレベルしか与えなかったが、当業者
には明らかなようにこの変換器はより多（のレベルを問
題なく有し得る。
第４図のアナログ／デジタル変換器は前述タイプの同種
の電荷転送比較器を４個互に並列接続することで得られ
る。各比較器は夫々キヤ／Ｑシタ鮨。
Ｓｓ　ｘ　Ｅｔ＋　Ｓｚ　ｐ　Ｅｓ＋　Ｓｓ　：　Ｅ４
１８４と、通過ゲートＧｐ’と、電位φ。に接続された
ＭＯＳ）ランジスタＴ。により短絡される増幅器Ａ１＊
　Ａｔ　、　Ａｓ　＋　Ａ４とで構成される。第４図に
示したように１種々の比較器段は夫々電位φ８及びφ８
に設定された通過ゲートＧＢ及びＧ８によりキャ／ｅシ
タのレベルで互に結合される。
通過グー）Ｇ。及びＧｓは電荷を夫々キャパシタＥｘ　
ｌ　Ｅｌ　＊　Ｅｓ　＋　Ｅ４のチャネルとキャパシタ
９シタ８１＋Ｓ２．Ｓ３．Ｓ４のチャネルとに移動せし
める。これらのチャネルは第４図に斜線で示されている
絶縁障壁Ｉによって規定される。一方、信号電荷と基準
電荷のＮ倍よ）大きい電荷とを夫々°蓄積する電荷蓄積
キャパシタ９シタＧｌ及びＧ！がキャパシタｑシタＥｌ
　＋　Ｅｌ　＋Ｅｓ　＊　Ｅ４とキヤ／ぐシタ８１　＋
　Ｓ２　＋　Ｓｓ　＋　８４とに対応する各チャネルの
上流に具備される。
また、最終比較器段の基準電荷を受容するキヤ／ｑシタ
Ｓ４の下流にはＤＣ電圧ＶＤＤに接続された荷電排出ダ
イオードＤ′が配置される。このダイオードＤ′の役割
について嬬後で詳述する。
次に第５＆図から第５ｄ図を参照して前記比較器の動作
を説明する。先ず、蓄積デートＧｓの下に存在する比較
すべき電荷Ｑｓをキャパシタ９シタＥｌ　＋　Ｅ２　＋
Ｅｓ　ｒ　Ｅ４及びデートＧ８のチャネルに導入する。
そのためには第５ｂ図に示されているように低レールに
あったゲートＧＥに与えられる電位φ。を第５ｃ図の如
く高レベルに上げる。その結果、高レベルのφ。により
決定される最大蓄積容量ＱｃをもつキャパシタＥｓ　ｒ
　＆　＋　Ｅｌ　ｌ　Ｅ４のゲートの下に電荷Ｑｓが広
がる。電荷量Ｑｃは実際には信号電荷をカリプレートす
る時の基準となる単位電荷量に該当する。該具体例では
電荷Ｑ　Ｂ　Ｂ　ＥＩ及びＥｓ下の電位の井戸は満たし
たが、Ｅｓ下の電位の井戸は電荷量Ｑ。より小さい電荷
量Ｑｒで充填されたにすぎない。これと同時に、ＮｘＱ
ｒｅｆ即ち該具体例では４×Ｑｒｅｆを上回るように選
択された電荷ＱＢＡＴをキャパシタＳ＋　ｒ　８２＋　
Ｓｓ　ｒ　８４のチャネルに導入する。電荷Ｑ　　は、
ゲートＧ８に与えＡＴ られる高レイルの電位φ８によって決定される最大蓄積
容量ＱｒｅｆをもつキャパシタＳ１　＋　８２　＊　Ｓ
ｓ　１Ｓ４のゲートの下に形成された電位の井戸内に広
がる。好ましくは、全比較器に共通の感度闇値をＱＭＩ
Ｎとした場合に電荷量ＱＣ−Ｑ　ｒｅｆが２ＱＭＩＮよ
ｈ大きくなるように最大蓄積容量Ｑｒｅｆを選択する。
電荷Ｑ８ＡＴはキャパシタＳｔ＋　Ｓｔ＋　Ｓ３＋　Ｓ
ａのゲートの下の全ての電位井戸を満たし、過剰電荷は
比較器段の先端からダイオードＤ′方向へ排出される。
このようにキャパシタｑシタＥ１＋　Ｅｘ　＋　Ｅｓ　
ｒ　Ｅ４及びＳ１＊　Ｓｓ　＋　Ｓｊ＋　８４のデート
の下の電位の井戸を電荷で満たす動作の間、ゲートＧＰ
に与えられる電位φやは低レベルに保持され、電位φ。
を高レベルに上昇せしめるとキヤノン゛りＥｌ　、　Ｅ
４　ｒ　Ｅｓ　＋Ｅ４　ｒ　８１　ｒ　Ｓｓ　＋　Ｓｓ
　＋　Ｓａのゲートがいずれも全比較器に共通の電圧Ｖ
□を受容する。電圧Ｖ１は電位φ８及びφ８よシ大きく
、これら電圧及び電位は明確に規定された電荷Ｑ。及び
Ｑ　ｒｅｆが得られるように選択される。
第３図の具体例の如（互に直列接続された２つの反転器
で構成し得る増幅器ＡＩ　＋　Ａｘ　＋　Ａｓ　ｒ　Ａ
ａはｖｌのレベルにパラつきがないと考えられる。そう
でない場合には前記電荷充填操作の間これら増幅器をキ
ャパシタ？シタ鮨、＆　Ｊ　Ｅｓ　＋　Ｅ４及びＳｌ　
＋　Ｓｌ　＊Ｓ３．Ｓ４のゲートから切断し、第５ａ図
の如く電位φ。によ勺トライオード状にバイアスされた
ＭＯＳ　）ランジスタＴ′ｏを介して前記ゲートに共通
電圧Ｖ。を与え得る。実際、アナログ／デジタル変換器
を正確に動作させるためには電荷Ｑ。及びＱｒｅｆを全
ての段の間で均等にすることが肝要である。
電荷充填動作が終了したらゲートＧＥ及びＧ８に与えら
れる電位φ８及びφ８を低レベルに下げる。その結果キ
ャパシタＥｔ　＊　Ｅｓ　＋　Ｅｓ　＊　Ｅ４とキャパ
シタＳｌ＋　８２　＋−８３＋　８４とが互に絶縁され
１次いで点Ｐ＋　＋　ｈ　＋　Ｐｓ　＊　Ｐａが変動的
になる。次いで電位φ、を高レベルに上げると４つの比
較が第１図から第３図の比較器の場合と同様に各比較器
段しこの場合も結果の読取フは電圧又は電荷のいずれか
で行ない得る。
電圧での読取りは増幅器の出方杉ベルを読取ることによ
って行なう。比較器のうち最初のＮ個、該具体例では２
個がレベル「１」におかれ、残りの比較器段がレベル「
０」におかれる。従ってこれらＮ個のレベルから二進符
号化を行なうことができる。
電荷での読取りの場合は最初のＮ個の井戸５１ｒＳｓ　
”’　Ｓｎ全体の電荷量ｎ（Ｑｃ十Ｑｒａｆ）を得る。
残りの電荷Ｑｒ十Ｑｒｅｆは（ｎ＋１）番目の井戸Ｅ内
に存在する。この電荷ｎ（Ｑｏ十Ｑｒｅｆ）は変換器を
カリプレートとして使用するのが好ましい時はリカリブ
レートされた電荷を供給すべく回収し得る。例えばＱ　
ｒｅｆ　＝　ＱＣ／　ｍの場合にＢ計量＋ＩＱｃに等し
い電荷が出力に得られるが、リカリブレートされた電荷
ｎ　Ｑ　ｃ　を得るためには前記電荷を２つの部分ｎ立
及びｎＱｏに分割するだけでよい。
電荷の分割は第２，４０４，２８１号で公開された仏画
特許第７７．２８７３７号に記載の如＜ＣＣＤ（電荷結
合ジノ９イス）チャネルで、又線容量除算（ｃａｐａｃ
ｉｔｉｖｅｄｉｖｉｓｉｏｎ　）により実施し得る。
ＣＯＤチャネルでの分割の利点は再注入し得る電荷が直
接得られることにある。
次に第６図を参照しながら本発明の比較器をリカリブレ
ータとして用いる電荷転送マルチレベルメモリを説明す
る。
このメモＩＪ　Ｌは例えばＣＣＤタイプの電荷転送レジ
スタなどからなる遅延線で構成される。この遅延線は前
記リカリブレータを介してそれ自体でループを構成する
。このリカリブレータは第５図及び第４図のアナログ／
デジタル変換器の如く互に並列接続されたＮ個の比較器
段からなる。この場合リカリブレータへの電荷注入は前
記メモリ又は外部注入デバイスを介して行なわれ、リカ
リブレートされた電荷はメモリに直接注入される。
その結果前記遅延線の出力は通過ゲートν（図示せず）
を介してリカリブレータの第１キヤノｑシタＥｌに接続
される。
一方、比較器段の読取りは電荷で実施されるため、比較
器段のキャパシタＳｌ、Ｓｔ　、　Ｓｓ　、　５４ｔｅ
通過デー）　Ｇ’、と電極Σとを介して前記遅延線の入
力に接続され、これにカリプレートされた電荷ｎＱｃを
注入する。
記憶すべき信号を記録する場合は、第４図の変換器に関
して説明したようにキャパシタＥＩ＋　Ｅ２　＋Ｅｓ　
、Ｅ４のチャネルに電荷を注入せしめる蓄積デー）Ｇ１
の下にダイオードＤＦ、を介して前記信号を注入する。
また、後述の如（未カリプレート残留電荷を排出すべく
、前記電極Σの下流には通過ゲートＧ９及び電荷排出ダ
イオードＤ１を配置する。
この種のメモリでは電荷Ｑｓは先ずダイオードＤ８とゲ
ートＧ１とを介してカリブレークのキャパシタ域シタＥ
ｔ　ｒ　Ｅｓ　＋　Ｅｓ　＊　Ｅ４のゲートの下に注入
され、そこで第４図及び第５図の変換器の場合と同様に
連続して符号化される。
その結果符号化した電荷ｎ−２ユＬＱｏがキャパシタミ
シタＳ１＋　Ｓｔ　＋　Ｓｓ　＊　Ｓａのゲートの下に
得られるキャパシタＳ】、Ｓ意ｒ　Ｓｓ　＋　８４の２
−トの下の電位の井戸の内容は、第６図に示されている
如くゲートＧ’、の切幅をＷ。とした場合Ｖｃｗ、＝ｗ
。古に等しい有効幅が得られるように分割されたチャネ
ルをもつ電極Σの下に並列状に集められる。
その結果、電荷ｎＱｏが遅延線りの入力に得られ、一方
電荷ｎＱｏ／ｍ　は公知の方法で電荷排出ダイオードＤ
Ｉ方向へ排出される。電荷ｎ　Ｑ　ｃは次いで通過毎に
繰返しカリプレートされ、遅延線上を移動する信号は該
遅延線の任意の部分に配置され且つ増幅器Ａ′に接続さ
れたフローティングゲートＧ上で常時読取９可能となる
。
当業者には明らかなように以上説明してきた具体例は本
発明の範囲を逸脱せずに様々に変形し得る。
【図面の簡単な説明】
第１ａ図から第１ｇ図は夫々本発明の比較器の。　　簡
略断面図と種々の比較段階における界面電位の変化とを
示す説明図、第２図は増＠器の特性を示すグラフ、第３
図は電圧で読取る場合の第１図の−比較器を示す詳細ブ
ロック図、第４図は本発明の比較器を用いるアナログ／
デ、ジタル変換器の一具体例を示す平面図、第５ａ図か
ら第５ｄ図は夫々第４図のＶ−■による断面図と前記変
換器作動時の界面電位の変化とを示す説明図、第６図は
本発明の比較器をりカリブレークとして使用するマルｆ
　レ−Ｚ　ルアナログメモリの簡略平面図である。 １、２．　Ｅｌ〜Ｅ４　＋　８１−８４　”・キヤ／ぐ
シタ。 Ａ　＋　ＡＪ−Ａ４・・・増幅器、　Ｇｐ＊　Ｇｐ、　
、Ｇｐ２・・・通過デー　）１％’ｒｏ、　’ｒ１０．
　ＴＩＩＴ（Ｉ　Ｔ＊＋　Ｔ’ｓ　・ＭＯＳ　）ランジ
スタ、Ｇｌ＊　Ｇ２・・・電荷蓄積キャパシタＱシタ、
Ｄ’Ｔ　ＤＩ・・・電荷排出ダイオード。 Ｌ・・・電荷転送マルチレベルメモリ。

Claims (16)

    【特許請求の範囲】
  1. （１）信号電荷量と基準電荷量とを受容してこれら２つ
    の電荷量を直接比較する手段を含む電荷転送アナログ比
    較器。
  2. （２）通過ゲートによつて互に結合され且つ増幅器の入
    力及び出力に夫々接続される２つの隣接キャパシタと、
    前器増幅器の入力に接続される比較初期化手段と、前記
    キャパシタの下に信号電荷及び基準電荷を夫々導入する
    ための手段とをも含む特許請求の範囲第１項に記載の比
    較器。
  3. （３）前記比較初期化手段がＭＯＳトランジスタからな
    り、該トランジスタのドレインが前記増幅器を不安定点
    のレベルにおくＤＣ電圧に接続され、ゲートが信号電荷
    及び基準電荷のキヤパシタへの導入時に該トランジスタ
    を使用可能にする周期的電位に接続される特許請求の範
    囲第２項に記載の比較器。
  4. （４）前記通過ゲートが電荷導入後に前記２つのキャパ
    シタを互に連通させる周期的電位に接続される特許請求
    の範囲第２項に記載の比較器。
  5. （５）前記増幅器が互に直列接続された２つの反転器で
    構成される特許請求の範囲第２項に記載の比較器。
  6. （６）比較初期化手段を構成する前記ＭＯＳトランジス
    タのドレインが第１反転器の出力に接続される特許請求
    の範囲第５項に記載の比較器。
  7. （７）比較の結果を電荷として読取る手段をも含む特許
    請求の範囲第１項に記載の比較器。
  8. （８）比較の結果を電圧として読取る手段をも含む特許
    請求の範囲第１項に記載の比較器。
  9. （９）比較結果の電圧読取りの後でキャパシタの下の残
    留電荷を排出する電荷排出手段をも各キヤパシタのレベ
    ルに備える特許請求の範囲第８項に記載の比較器。
  10. （１０）前記電荷排出手段がキャパシタに隣接する通過
    ゲートとＤＣ電圧により逆のバイアスをかけられるダイ
    オードとからなり、前記ゲートが比較結果の読取りの後
    で高レベルにおかれる周期的電位に接続される特許請求
    の範囲第９項に記載の比較器。
  11. （１１）互に並列接続された特許請求の範囲第２項に記
    載の如きＮ段の比較器を含むと共に信号電荷と基準電荷
    の少なくともＮ倍に等しい電荷とを第１比較段に注入す
    る手段をも含み、前記Ｎ個の比較器のキヤパシタが各段
    への電荷導入手段を構成する通過ゲートにより相互間で
    夫々接続されるアナログ／デジタル変換器又はカリブレ
    ータ。
  12. （１２）最終比較段の基準電荷を蓄積するキヤパシタの
    下流に配置される電荷排出デバイスをも含む特許請求の
    範囲第１１項に記載のアナログ／デジタル変換器又はカ
    リブレータ。
  13. （１３）前記通過ゲートが周期的電位に接続され、この
    電位の高レベルがカリブレーシヨン電荷の値と基準電荷
    の値とを夫々規定する特許請求の範囲第１１項に記載の
    アナログ／デジタル変換器又はカリブレータ。
  14. （１４）全ての比較段に共通の感度閾値をＱ＿Ｍ＿Ｉ＿
    Ｎとした場合に電荷（Ｑ＿ｃ−Ｑ＿ｒ＿ｅ＿ｆ）が２×
    Ｑ＿Ｍ＿Ｉ＿Ｎを上回るようにカリブレーシヨン電荷Ｑ
    ＿ｃ及び基準電荷Ｑ＿ｒ＿ｅ＿ｆが選択される特許請求
    の範囲第１３項に記載のアナログ／デジタル変換器又は
    カリブレータ。
  15. （１５）読取りを電荷で行なう場合にはリカリブレート
    された電荷を得るべく電荷を２つの部分に分割する手段
    を含む特許請求の範囲第１１項に記載のカリブレータ。
  16. （１６）出力と入力との間でループを形成するような特
    許請求の範囲第１１項に記載のカリブレータを含むマル
    チレベルメモリ。
JP60138837A 1984-06-26 1985-06-25 電荷転送アナログ比較器及び該比較器を使用するデバイス Pending JPS6118210A (ja)

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FR8410047A FR2566538B1 (fr) 1984-06-26 1984-06-26 Comparateur analogique a transfert de charge et dispositifs utilisant un tel comparateur

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FR2566538B1 (fr) 1986-11-14
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