JPS61177026A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPS61177026A JPS61177026A JP1735285A JP1735285A JPS61177026A JP S61177026 A JPS61177026 A JP S61177026A JP 1735285 A JP1735285 A JP 1735285A JP 1735285 A JP1735285 A JP 1735285A JP S61177026 A JPS61177026 A JP S61177026A
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- JP
- Japan
- Prior art keywords
- input
- time
- circuit
- constant current
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＡ変換器に関する。
従来、単一の定電流源を用いた０人変換器は入力ディン
タルデータの示す数値に相当する時間だけ一定電流を積
分器に流し込むことにより入力ゲイジタルデータに相当
する出力電圧１ｉＩ−得、それをサップリングし、さら
に低域通過フィルタに通すことによってアナログ出力を
得てい几。
タルデータの示す数値に相当する時間だけ一定電流を積
分器に流し込むことにより入力ゲイジタルデータに相当
する出力電圧１ｉＩ−得、それをサップリングし、さら
に低域通過フィルタに通すことによってアナログ出力を
得てい几。
上述し九従来の単一定電流源を用い几ＤＡ変換器に入力
ディジタルデータの示す数値に相当する時間だけ一定電
流を積分器に流しているので、入力ディジタルデータが
、ｎビットの場合は最大、２ｎに比例した時間が必要と
なる。ｎビットの入力ディジタルデータをアナログ値化
するのに必要な時間はれが一つ増すと、ｎの時と比べて
２倍になり、ｎが２つ増すとｎの時と比べて、２ 倍と
なる。このように、ｎの増加にともなって相乗的に増加
するのでｎが大きいときはｎが小さいときに比べて莫大
な変換時間を必要とする欠点がある。
ディジタルデータの示す数値に相当する時間だけ一定電
流を積分器に流しているので、入力ディジタルデータが
、ｎビットの場合は最大、２ｎに比例した時間が必要と
なる。ｎビットの入力ディジタルデータをアナログ値化
するのに必要な時間はれが一つ増すと、ｎの時と比べて
２倍になり、ｎが２つ増すとｎの時と比べて、２ 倍と
なる。このように、ｎの増加にともなって相乗的に増加
するのでｎが大きいときはｎが小さいときに比べて莫大
な変換時間を必要とする欠点がある。
本発明によるＤＡ変換器は入力ディジ２タル信号の各有
効ビットに応じた時間Ｔに応じて２ に比例する出力電
圧を順次発生する電圧出力回路と、この電圧出力回路か
らの出力電圧値を入力ディジタル信号の有効ピントの数
だけ加算する加算器とを含んでいる。電圧出力回路は定
電流源と、入力ディジタル信号の各有効ビットに応じ九
時間定電流源から定電流を出力する定電流出力回路と、
定を流出力回路からの定電流出力時間Ｔの２ に比例す
る出力電圧を発生する回路とを含んでいる。
効ビットに応じた時間Ｔに応じて２ に比例する出力電
圧を順次発生する電圧出力回路と、この電圧出力回路か
らの出力電圧値を入力ディジタル信号の有効ピントの数
だけ加算する加算器とを含んでいる。電圧出力回路は定
電流源と、入力ディジタル信号の各有効ビットに応じ九
時間定電流源から定電流を出力する定電流出力回路と、
定を流出力回路からの定電流出力時間Ｔの２ に比例す
る出力電圧を発生する回路とを含んでいる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例のブロック図である。
入力ゲイジタルデータは入力端子９から有効ビット取り
出し回路ｌに入力される。入力端子９に入力ディジタル
データが入力されるとタイミング発生回路２は加算器３
をリセットし、次いでこのタイミング発生回路２は′！
ｒ、流源オフ・オフ信号発生回路４に有効ビット取り出
し回路１から、第１の有効ビットを取り込む几めのタイ
ミノグ信号を有効ビット取９出し回路１および電流源オ
フ・オフ信号発生回路４に与える。入力ゲイジタルデー
タの全ビット数１ｒｎとし、ｍ流源オン・オフ信号発生
回路４に取り込まれた有効ビットを最下位ビットから数
えてｍ（ｏ≦ｍ≦ｎ−１）ビット目とすると、電流セル
５から定電流が（ｍ＋１）に比例した時間だけ出力され
るような信号を電流源オン・オフ信号発生回路４が電流
セル５に与える。電流セル５から出力された電流は、一
定電流の入力時間がＴのとき２ に比例する電圧の出力
電圧を発生する２ 発生回路６に入力される。２ 発生
回路６は積分器に入力電流を充電して時間Ｔに比例する
電圧ｔ−侵これをトランジスタで増幅シて２ ｋ（ｍ
＋１）に比例する出力電圧を得ている。ここで、ｋは比
例定数である。この出力電圧値が電圧−電流変換回路ｌ
ｌを介して加算器３に入力されると ２Ｔ発生回路６は
リセットされ、電流源オフ・オフ信号発生回路４に入力
ディジタルデータの中の別の有効ビットが有効ビット取
り出し回路ｌから入力されるようにタイミング発生回路
２よプ次のタイミノグ信号が出力される。前述と同様に
その有効ビットに相当する電圧が加算器３に加算され、
すべての有効ビットに対して、この作業が行われると、
ｖ７プリノグ回路７によって加算器３のデータがサンプ
リングされる。この後新しい入力ディジタルデータがビ
ット取り出し回路ｌに入力端子９から入力されて同様の
動作を繰り返す。得られたサンプリングデータを低域通
過フィルタ８に通してアナログ出力を得る。
出し回路ｌに入力される。入力端子９に入力ディジタル
データが入力されるとタイミング発生回路２は加算器３
をリセットし、次いでこのタイミング発生回路２は′！
ｒ、流源オフ・オフ信号発生回路４に有効ビット取り出
し回路１から、第１の有効ビットを取り込む几めのタイ
ミノグ信号を有効ビット取９出し回路１および電流源オ
フ・オフ信号発生回路４に与える。入力ゲイジタルデー
タの全ビット数１ｒｎとし、ｍ流源オン・オフ信号発生
回路４に取り込まれた有効ビットを最下位ビットから数
えてｍ（ｏ≦ｍ≦ｎ−１）ビット目とすると、電流セル
５から定電流が（ｍ＋１）に比例した時間だけ出力され
るような信号を電流源オン・オフ信号発生回路４が電流
セル５に与える。電流セル５から出力された電流は、一
定電流の入力時間がＴのとき２ に比例する電圧の出力
電圧を発生する２ 発生回路６に入力される。２ 発生
回路６は積分器に入力電流を充電して時間Ｔに比例する
電圧ｔ−侵これをトランジスタで増幅シて２ ｋ（ｍ
＋１）に比例する出力電圧を得ている。ここで、ｋは比
例定数である。この出力電圧値が電圧−電流変換回路ｌ
ｌを介して加算器３に入力されると ２Ｔ発生回路６は
リセットされ、電流源オフ・オフ信号発生回路４に入力
ディジタルデータの中の別の有効ビットが有効ビット取
り出し回路ｌから入力されるようにタイミング発生回路
２よプ次のタイミノグ信号が出力される。前述と同様に
その有効ビットに相当する電圧が加算器３に加算され、
すべての有効ビットに対して、この作業が行われると、
ｖ７プリノグ回路７によって加算器３のデータがサンプ
リングされる。この後新しい入力ディジタルデータがビ
ット取り出し回路ｌに入力端子９から入力されて同様の
動作を繰り返す。得られたサンプリングデータを低域通
過フィルタ８に通してアナログ出力を得る。
この時ＯＤＡ変換には、入力データｉｎビットのデータ
とすると最大、（１＋２＋・・・＋ｎ）に比例する時間
が必要となる。ｎが１つ大きくなり九時には、変換時間
は（ｎ＋１ ）に比例し九時間はど多くなる。このよう
に、ｎの増加に伴って、変換時間は加算的に増加する。
とすると最大、（１＋２＋・・・＋ｎ）に比例する時間
が必要となる。ｎが１つ大きくなり九時には、変換時間
は（ｎ＋１ ）に比例し九時間はど多くなる。このよう
に、ｎの増加に伴って、変換時間は加算的に増加する。
以上説明し友ように、本発明は有効ビットごとにその有
効ビットに相当する電流−電圧変換をしそれを加算する
ことでＤＡ変換をすることにより入力データのビット数
が増加した時の変換時間の増加を加算的にし、そのため
入力データのビット数が多く、高速の変換時間を必要と
する場合でも単一電流源を用い几１）Ａ変換益金使用す
ることが可能となる効果がある。
効ビットに相当する電流−電圧変換をしそれを加算する
ことでＤＡ変換をすることにより入力データのビット数
が増加した時の変換時間の増加を加算的にし、そのため
入力データのビット数が多く、高速の変換時間を必要と
する場合でも単一電流源を用い几１）Ａ変換益金使用す
ることが可能となる効果がある。
第１図は本発明の一実施例によるＤＡ変換器のブロック
図である。 ｌ・・・・・・有効ビット取り出し回路、２・・・・・
・タイミング発生回路、３・・・・・・加算器、４・・
団・電流源ＯＮ。 ＯＦＦ信号発生回路、５・・・・・・電流セル、６・・
・・・・２Ｔ発生回路、７・・・・・・サンプリング回
路、８・旧・・低域通過フィルタ、９・・・・・・ディ
ジタルデータ入力端子、ｌＯ・・・・・・アナログデー
タ出力端子、１１・・・・・・電圧−電流変換器。
図である。 ｌ・・・・・・有効ビット取り出し回路、２・・・・・
・タイミング発生回路、３・・・・・・加算器、４・・
団・電流源ＯＮ。 ＯＦＦ信号発生回路、５・・・・・・電流セル、６・・
・・・・２Ｔ発生回路、７・・・・・・サンプリング回
路、８・旧・・低域通過フィルタ、９・・・・・・ディ
ジタルデータ入力端子、ｌＯ・・・・・・アナログデー
タ出力端子、１１・・・・・・電圧−電流変換器。
Claims (1)
- 単一の定電流源を用いて、ｎビットのディジタル入力信
号の各々の有効ビットごとに、順番に、前記有効ビット
に相当する時間Ｔだけ一定電流を出力する定電流出力回
路と、前記一定電流の入力時間Ｔの２＾Ｔに比例した出
力電圧を発生する電圧出力回路と、該電圧出力回路から
順番に得られる前記有効ビットのそれぞれに相当する前
記出力電圧値を加算する加算器とを有することを特徴と
するＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1735285A JPS61177026A (ja) | 1985-01-31 | 1985-01-31 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1735285A JPS61177026A (ja) | 1985-01-31 | 1985-01-31 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177026A true JPS61177026A (ja) | 1986-08-08 |
Family
ID=11941652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1735285A Pending JPS61177026A (ja) | 1985-01-31 | 1985-01-31 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177026A (ja) |
-
1985
- 1985-01-31 JP JP1735285A patent/JPS61177026A/ja active Pending
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